|
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
初学verilog必看
5 D* u1 m7 s+ f3 W; M, @3 D先记下来： ; @; h. D$ p4 g; ?
1、不使用初始化语句； & Y) D; J+ K4 y
2、不使用延时语句；
' \* j9 l- \. x, w P& f3、不使用循环次数不确定的语句，如：forever，while等；
7 y) \+ y! F* R$ w2 \4、尽量采用同步方式设计电路；
( A9 }1 u+ u! f1 Y5、尽量采用行为语句完成设计；
- o( w* J1 Y6 g6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号； 7 X4 q* [$ q6 M
7、所有的内部寄存器都应该可以被复位；
1 U3 Q6 u0 B. Z: Y8 Z) r0 A8、用户自定义原件（UDP元件）是不能被综合的。
( a, ^9 E5 a8 ? |
; j* x8 d! Y$ I
+ A; ^: s, e! X9 {, a# A. N8 h& r$ O+ W
|
|
/1 
发表于 2019-3-8 11:37
收藏
淘帖
支持！
反对！