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FPGA硬件加速

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发表于 2019-3-8 11:34 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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FPGA硬件加速
! r% C5 s# K  @8 X# ?) J$ ?5 P

7 a  q6 w% J1 I, ]4 O8 _/ ~! _! Q  q1 Q# F8 y
FPGA市场占有率最高的两大公司Xilinx和Altera。
* S# A3 m$ ~6 t# Y, b5 p2 P/ g
. e. l5 O& ~- H& w" l6 H查找表(Look-Up-Table)简称为LUT,LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT,所以每一个LUT可以看成一个有4位地址线的 的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后,PLD/FPGA开发软件会自动计算逻辑电路的所有可能结果,并把真值表(即结果)事先写入RAM,这样,每输入一个信号进行逻辑运算就等于输入一个地址进行查表,找出地址对应的内容,然后输出即可。  p2 ^. l: v6 j! T7 B

3 Y; H& w( ^& `- G' [+ `+ s5 N) s8 }, ?

8 b) x+ a8 k& ?$ _& j7 hIP(Intelligent Property)核是具有知识产权核的集成电路芯核总称,是经过反复验证过的、具有特定功能的宏模块,与芯片制造工艺无关,可以移植到不同的半导体工艺中。到了SOC阶段,IP核设计已成为ASIC电路设计公司和FPGA提供商的重要任务,也是其实力体现。
+ v! n5 Y# E$ C% t' x2 B! Z, W  w& F# j% U6 Q8 ?9 q) @  f0 x2 ~

+ X, |+ ]4 @5 s, u1 ~  `% h* j0 p7 K
目前大规模的FPGA ,GPU集群应用场景在IT领域的复杂计算方面,如语音 图像的搜索或识别,智能检索,深度学习,破解密码等领域。
* s5 R5 k. m8 H0 d& ]
4 ^" e+ ^; Q; E) T- K7 v% @这类集群式的架构大致如下:
5 B" Y* k! \/ ~# N4 P
8 P  ]) I' o/ s! a% g+ B                            ------- 计算单元1(CPU + 多个FPGA/GPU卡)
$ i( X0 c+ h. ]- ~* I4 J
7 Z+ e/ c% Z5 z8 }) R- I8 Q        前端分         -------  计算单元2(CPU + 多个FPGA/GPU卡)! _  I2 H" a7 {. Q) x9 e# W! s/ k
! T! ]! P8 G0 b
        流单元         -------  计算单元3(CPU + 多个FPGA/GPU卡)
' z6 z  }0 a: f; Z# x8 O- M0 P' h5 C$ z3 x1 l; U; B9 [" @3 z
                             -------  计算单元4(CPU + 多个FPGA/GPU卡). {, Q/ `7 @' q# _* t2 H7 E2 e

2 v0 c  [* ]0 W' m# K  Y         CPU处理能力弱,只是协助把业务分配到FPGA/GPU上, 或进行预处理, FPGA/GPU性能强悍,进行计算
& |9 Z1 g, C* f- w4 {% E, \1 j
+ A* R1 x! K: i        如 1* CPU +8 – 16个 中高端 FPGA/GPU卡 卸载的复杂计算工作,在CPU与FPGA/GPU的性能比在 1:20 – 1:100

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发表于 2019-3-8 13:27 | 只看该作者
这个学到了
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