求大神告知DDR4 UDIMM 以10层板为例，为什么Inter的guideline要求走在L9层？

StefanWei · 发表于 2019-1-23 17:12

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求大神告知DDR4 UDIMM 以10层板为例，为什么Inter的guideline要求走在L9层？如果走在L9参考层是L10还是L8？还是两层都要参考？

yangjinxing521 · 发表于 2019-1-23 17:17

STUB最小

StefanWei · 发表于 2019-1-23 17:27

yangjinxing521 发表于 2019-1-23 17:17
, G8 {- ~2 K. y7 `3 c. @STUB最小

但是为什么不直接走L10层？这种一般L10都是有空间的

dzkcool · 发表于 2019-1-24 09:39

L8、L10在这个位置是大面积铺铜吗？如果是，那就是这两层都要参考，有利于控制对外辐射。

StefanWei · 发表于 2019-1-24 11:22

dzkcool 发表于 2019-1-24 09:39
( G; e: P& ~( {9 ML8、L10在这个位置是大面积铺铜吗？如果是，那就是这两层都要参考，有利于控制对外辐射。

以Inter提供的公版来看，只有L10铺铜，L8是悬空的。

dzkcool · 发表于 2019-1-24 11:28

那就是参考L7、L10层了

sean0108 · 发表于 2019-1-24 14:42

10层板为例，如走线走在08层，则会参考09和07层，而09和07一般都是负片层，而板厂在加工负片层时，补偿会比正片层大，也就是DIMM座子的通孔会掏的更大，导致DIMM信号出线跨分割。一般情况下DIMM在跑极限速率时，本身就会比较临界，因此走08会导致问题加剧。当然STUB也是另外一个原因。

sandy.huang · 发表于 2019-1-24 15:35

:):)

123wuhuiya · 发表于 2019-2-14 10:59

t123654 · 发表于 2019-2-23 20:01

STUB最小

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