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求大神告知DDR4 UDIMM 以10层板为例,为什么Inter的guideline要求走在L9层?

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发表于 2019-1-23 17:12 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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求大神告知DDR4 UDIMM 以10层板为例,为什么Inter的guideline要求走在L9层?如果走在L9参考层是L10还是L8?还是两层都要参考?
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3#
 楼主| 发表于 2019-1-23 17:27 | 只看该作者
yangjinxing521 发表于 2019-1-23 17:17, F5 [/ Y0 K. _1 ^
STUB最小
- L& P1 k& M( M" d) M
但是为什么不直接走L10层?这种一般L10都是有空间的2 O) p" n8 k$ j, B* L- [; x
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    [LV.8]以坛为家I

    4#
    发表于 2019-1-24 09:39 | 只看该作者
    L8、L10在这个位置是大面积铺铜吗?如果是,那就是这两层都要参考,有利于控制对外辐射。

    点评

    以Inter提供的公版来看,只有L10铺铜,L8是悬空的。  详情 回复 发表于 2019-1-24 11:22

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    5#
     楼主| 发表于 2019-1-24 11:22 | 只看该作者
    dzkcool 发表于 2019-1-24 09:39- B; y; r  w0 k1 D* ]6 Q$ R0 N  T7 J
    L8、L10在这个位置是大面积铺铜吗?如果是,那就是这两层都要参考,有利于控制对外辐射。
    8 m" k3 v4 D' U: a7 h
    以Inter提供的公版来看,只有L10铺铜,L8是悬空的。3 @( h/ j6 T4 T7 r
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    [LV.8]以坛为家I

    6#
    发表于 2019-1-24 11:28 | 只看该作者
    那就是参考L7、L10层了

    该用户从未签到

    7#
    发表于 2019-1-24 14:42 | 只看该作者
    10层板为例,如走线走在08层,则会参考09和07层,而09和07一般都是负片层,而板厂在加工负片层时,补偿会比正片层大,也就是DIMM座子的通孔会掏的更大,导致DIMM信号出线跨分割。一般情况下DIMM在跑极限速率时,本身就会比较临界,因此走08会导致问题加剧。当然STUB也是另外一个原因。
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