如何避免synplify综合时的信号名称变化

cat12620 · 发表于 2019-1-21 16:18

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一般在综合后的网表中的信号都会被打平，信号名称变化也很大，很难对应出RTL中的信号。
有哪些方法可以避免synplify或者quartus综合时的信号名称的变化？例如，是不是可以在sdc中加某些约束？

请教各位，谢谢！

wu68aq · 发表于 2019-1-22 15:53

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