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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 数字秒表的设计（VHDL） 
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数字秒表的设计（VHDL） 

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Zedd

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1#
发表于 2019-1-16 10:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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gaoxings

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2#
发表于 2019-1-16 16:48 | 只看该作者
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Wwhzxhzxh18

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3#
发表于 2021-11-11 21:35 | 只看该作者
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“来自电巢APP”

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kkkly

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4#
发表于 2025-5-5 09:26 | 只看该作者
感谢楼主分享
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15938010095

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5#
发表于 2025-5-24 23:44 | 只看该作者
真的感谢楼主

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瞪郜望源_21
  • TA的每日心情
    开心
    2025-7-18 15:39

    • 签到天数: 1131 天

    [LV.10]以坛为家III
    6#
    发表于 2025-5-29 12:00 | 只看该作者
    很有指导和实用价值的资料，内容深度全面，学下

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    赵佳明

    该用户从未签到
    7#
    发表于 2025-6-4 10:05 | 只看该作者
    发帖是心得，回帖是美德

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