FPGA在LVDS高速互连中的应用

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FPGA在LVDS高速互连中的应用

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高速串行互连是标志并行数据总线向串行总线转变的技术里程碑，这种技术是减少设计师面临的信号阻塞问题的方法。这种转变是由业界对系统成本和系统扩展能力的要求所推动的。随着芯片技术的发展和芯片尺寸的缩小，用速率达数千兆位的高速串行互连来取代传统的并行结构变得简单易行。
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　　技术发展

低压差分信号技术(LVDS) 是隐含在许多高速串行互联标准定义后面的核心电子信号技术。当数据率高于3Gbps时，电流模式逻辑 (CML) 和低压正射极耦合逻辑(LVPECL) 是关键技术。
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: Y6 @# c- ]2 D5 j! n2 N功耗和数据率是取舍各种信号技术方法的关键因素。

+ \$ e, |( a3 @: y3 D& L, ^为进一步降低信令引脚的数量和信号布线的长度，从而降低电路板的设计复杂程度，时钟被嵌入到了数据中。在接收端，需要对时钟数据进行恢复，这种方法已经发展成熟并被许多串行通信系统所广泛采用。
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此外，为提高抗噪能力和共模抑制能力，LVDS信号技术大多采用交流耦合。这就需要直流平衡线路编码方案并保持有足够的切换用于时钟恢复。我们采用IBM开发的8b/10b编码方案或类似的方案，将8位字转化成10位的符号并最终用于传输。8b/10b编码还包括用于同步的特殊控制字符(被称为“K字符”) 。

高速串行接口通常用于各种芯片之间的接口、背板的互连以及设备与设备的连接。以下是被广泛采用的一些串行互连协议：

  [. p3 k) j9 j& k3 n& h4 f9 x芯片到芯片/背板串行互连：
XAUI
Rapid I/O
/ w* Y+ z1 ]( K& l9 k+ v. eSATA
0 F5 {* t/ G, y  \( nPCIe
; C5 Y4 G7 p5 P3 _+ m1 k% gCPRI (控制设计和基站间的3G通信协议)
# r! d; Y' k9 [硬件机箱设备与设备的串行电缆接口：
8 B# @0 `7 i- l* s% T  o0 cHDMI, DVI, 显示端口
/ l4 J0 E' e4 \* ^% v( EUSB
' N: E; c- \5 y( E4 l% i- e# N1394

) T! v  H9 B( ~' i3 i7 f" i, ]/ A高速串行协议开发的进展迅速，实现可靠设计解决方案成为设计师面对的挑战，因此一种能方便进行设计变动、测试和调试的平台能有效帮助客户验证设计以及尽快将产品投放市场。Xilinx的Virtex系列FPGA 带有嵌入式RocketIO收发器硬内核，从而具备了这种灵活性。这种器件在一片器件中集成了最多24个RocketIO，能实现内部通道绑定的多通道方式，也可以实现去失真。

　　利用Rocket I/O内核在信号强度、信号预加重/去加重和数控阻抗方面的可编程性，很容易实现不同的I/O标准。利用FPGA来实现还可以在FPGA结构内部很快实现标准协议。高速接口意味着器件内有大量需要处理的数据，而在FPGA内部很容易实现并行处理结构。我们相信，由于FPGA的成本已经开始下降且FPGA对于不断发展的串行协议标准有更良好的适应性，将有越来越多应用采用FPGA而不是ASSP来进行接口标准的处理。
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, ^6 s3 V+ h8 V- ?如同高速网络交换和采用多处理器结构的超级计算机一样，在多FPGA的设计中千兆位收发器的采用是必然的。带有RocketIO收发器的FPGA会成为连接处理器矩阵和FPGA的唯一互连选择，以确保整个板上处理器矩阵间的数据吞吐能力。
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& k- y* ^9 m% Q# V% g/ n3 n( _当实现高速串行连接时，不可避免地会碰到传输线的影响和信号完整性问题。这些都是高速互连设计中必须小心处理的难题。
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( I$ O* [! `% i( \, Y& i时钟源&时钟抖动
! h- A% X2 |( j0 @0 N  x" n串行数据抖动：
6 u# l% D4 `6 B& j( L1 M& v' d总抖动
随机抖动
# m$ ]9 E7 {" K* A9 F/ r$ S9 d确定性抖动
& ]" E' _# L& e3 \, O& {7 |9 ?信号调理特性
1 O* k& q* D$ y9 F, ~0 z" F. |电缆和PCB布线中的介质损耗
预加重和去加重驱动器(频率选择性放大器和衰减器)
均衡(无源和有源均衡)
下面是一个通用数千兆位串行互连的实现框图及相关要求。

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5 W  l/ K  x8 M4 ?) a　　调试工具

要提供一个完整可靠的解决方案，在设计调试方面的专业经验和效率都至关重要。设计人员通常需要注意板级的信号完整性，这也往往是容易出现问题的地方。千兆位设计需要专门的设备来捕获板上的高速串行信号。所以在进行电路板设计时预留的一些方便信号探针附着的测试点，以确保被测试单元在考虑负载和被施加干扰时能切实捕获信号。

9 ]) C  m" D2 y要分析速度高达3Ghz (例如PCIe，XAUI等)的串行协议，需要采样速度20 Gs /秒以上的6Gh或更高速的数字信号分析装置。这种范围的仪器通常能分析和生成眼图(Eye-Diagram)、误码率“澡盆”(bathtub)曲线图、进行抖动分析和捕获各种跃迁瞬间。

我们使用FPGA这类可编程器件的好处之一(由于其可编程能力)是可以用它来产生测试信号并能象信号分析器一样来捕获和分析片上的信号。这就能断开板级信号通路进行链路性能测试。Xilinx的Chipscope Pro SerialIO 工具套件中已经包括了IBERT(内部误码率测试)。这就象嵌入在FPGA中的一种高速串行数据分析数字示波器。这种非常有用的方法很方便在信号的端点进行板级信号完整性分析。
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至于在Xilinx FPGA构造内实现的应用设计，使用ChipScope Pro Analyzer工具可以继续进行可视化的设计模块调试。

高速千兆位互连必然会成为今后芯片间(chip-to-chip)、电路板间(board-to-board) 或设备间(box-to-box) 通信的发展方向。收缩技术(Shrinking technology) 提高了数据处理的速度。更高的处理速度意味着大吞吐量数据设备需要读入多得多的数据并且会有巨量处理后的输出数据喷涌而出。同时，随着芯片因工艺的提升而进一步缩小，在芯片中能有效地实现可以作为高速串行干线连接网关的高速串行解串器(SERDEs)和驱动器。
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差分信号技术会继续向驱动高达10Gbps及以上单线数据传输率的方向发展。芯片互连很快会取代并行接口，串行接口会成为普遍采用的芯片间接口。存储器(DRAM或SRAM) 将通过高速串行存储器接口来连接。

在电路板设计和布局时，设计人员会优先考虑信号对的路线安排和如何确保信号的完整性，而不是并行总线的布线位置分配。PCB板布局设计工程师必须了解微波传输带和带状线的信号完整性以及如何实现信号完整性的仿真。PCB板设计人员必须具备高频或RF设计领域的知识和特殊技巧。
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如同早期TTL向LVCMOS电平转变时的情况一样，可能会被制订一个商定的标准，以统一芯片间高速串行互连的标准。这很像开发一个板上的网络，在不同芯片中提供了一个即插即用的接口。这种方法的好处是可以采用更少引脚数的封装，从而减小封装尺寸，降低封装成本，最终降低器件成本。
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7 V; n" w' k) l6 H当所有这一切都被充分定义和开发后，FPGA将成为快速验证、采纳某种标准和将最新的串行互连协议生产化及实用化的可编程平台。

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