FPGA高速收发器设计原则

Demyar

FPGA高速收发器设计原则

　　高速收发器(SERDES)的运用范围十分广泛， 包括通讯、计算机、工业和储存，以及必须在芯片与芯片/模块之间、或在背板/电缆上传输大量数据的系统。但普通高速收发器的并行总线设计已无法满足现在的要求。将收发器整合在FPGA中，成为解决这一问题的选择办法。

　　高速设计用FPGA

　　具备嵌入式数Gb收发器的低功耗FPGA架构，它能让设计人员利用高生产率的EDA工具提供实体层和逻辑层建构模块，研发出低成本的小型系统，使得设计师能够快速解决协议和速率的变化问题，以及为了提高性能和增加新功能时，必须进行设计修改所面临的重新编程问题，这些迫切需求的灵活性无法在ASIC和ASSP方案中获得。FPGA提供了一种单芯片解决方案，克服了多芯片方案中的互通作业、布线和功率问题。FPGA中的收发器在克服讯号完整性问题的同时，也能工作在一系列不同的系统或协议环境中。

　　收发器选择考虑

　　收发器的选择对于要获得所需的功能设计而言相当关键。设计师必须在设计初期阶段就分析收发器的功能和性能，并融合频宽需求、协议、多媒体类型、EMC和互通作业性所决定的设计准则指导选择。收发器的选择应该包括规格的符合性验证；针对抖动、噪音、衰减和不连续性等不利条件下的免疫能力或补偿能力；以及应用中的传输媒介的类型。根据目前多数组件存在的收发器错误纪录，不难发现将混合讯号收发器整合在数字电路FPGA中仅取得了有限的成功。因此，系统设计师在验证市场需求时要特别小心，要紧盯着制程、电压、温度、核心以及I/O端口，还有硅芯片生产能力等各方面的验证工作。

　　评估收发器发射性能的重要工具是眼图。这是建构在一系列分层PRBS周期上的发射机波形图量度。透过利用眼状模板，眼图可用来显示特定指针的符合性。如果波形没有侵占眼图模板的张开区，通常意味着它符合抖动、噪音和幅度指针。另外，为确保采用随机性较高的PRBS序列，并将在示波器上撷取的波形采样数量减到最少，以便它们不会被错误地表征较差的PRBS性能，需要一个非常谨慎的方案。

　　在决定生产制程时，收发器眼图性能更显重要。在选择正确组件时还有下述许多其它因素要考虑。

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