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比特币矿机设计之芯片封装设计

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发表于 2018-12-25 21:38 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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      今天有时间,写写笔记,文笔不好,大家迁就。      随着时代的发展,越来越多的技术伴着EDA工具的不断完善以及工作的细分,从前觉得很专业的事情,现在变得门槛越来越低,闲下来的时候想想如果我依然只会画画原理图,画画PCB,那么迟早会被更加有精力、更加专业的人替代就觉得心慌。比如五年前,我当时能够完成一拖8的DDR3设计,在当时可以靠这个混口饭吃。然而现在你在去看,满大街的layout工程师,他们比我有精力、比我更渴望学习、比我更加容易接受新的EDA工具和新的设计理念。因此我必需给自己找条更好的路,让自己的技术更加丰富起来,更加有能力去解决一些在当下很多人无法解决的问题。     我觉得在未来,底层的layout也好,数字电路设计也好,基本一个普通的大专生培训3个月就可以非常轻松的上手,毫不夸张的说,只要你懂欧姆定律,就可以实现一个平板电脑的设计,因为现在的很多功能都已经sip到了芯片内部去了,哪怕是模拟的RF部分,现在也将LNA、SWITCH等等射频电路集成了,前端只有做个天线的阻抗匹配即可,所以你可以看到,其实技术依然在,只是越来越多的活被做芯片人干掉了,所以我以时俱进,去干一干系统集成的一个部分:如何通过芯片级的设计去解决一些板级发生的问题。
; N, s, @5 c( J9 P- y! C; w     在研究挖矿机的时候,我发现了一个比较严峻的问题:
+ V  t5 c; h+ T, u# t/ F: v8 w     由于芯片的电流非常的大,传统的芯片VCC和VSS的焊盘设计见下图:
2 J* d' b" d! n; b; E* R, `  W& k
$ k1 C; g* Z# ?   p5 G. x! Q& v
0 N# S7 y. b( i* s: r$ u
    上图设计,工程师一般要把DIE放置在VSS焊盘上,因此我们会看到,电流的流通路径必然会是从VCC焊盘取电,然后通过基板在通过DIE的BALL传递到内核,在经过die的BALL传导到基板在下到PAD在回到电源负极,见图,1 f$ i/ `& e: ]) u% v  P0 A. D' X$ h
2 Y0 ]) p7 a* f0 w$ N( b9 E. w# O
    如果电流很小,那么我么可以不用考虑这个路径上的阻抗导致的drop。然而BTC的芯片过电流往往会是30A以上,因此我以30A模拟仿真了下数据,可以发现一些端倪:
& a5 i! A, p, y5 d
6 g; F0 ^% g/ ]3 [9 r0 u& N: \    上图可以看到,红色部分为VCC焊盘下方,设置的输入源,我们看IR-DROP可以看到,在DIE的下端明显压降远远大于上端。这就会造成一个问题:DIE下端的单元获取到电压会低于上端电压,进而如果按理论VCC=0.5V供电会导致下端的计算单元的正确率低于上端,如何解决该问题呢?一个简单的办法就是加压:把电压抬高到下端能够达到0.5V,但是这样造成一个新问题:上端的单元供电电压偏高进而造成功耗增大。
  t' h0 H3 n' c* D) `     以上问题,如果是一个原理工程师或者PCB工程师或者单纯的substrate工程师都可能无法真正的认识到并做出改进,因为实际上对于封装工程师而言,也许他不会意识到系统设计上的大电流给后端造成的困扰,而原理图工程师由于不清楚封装设计原理从而无从下手,很好,我发现我可以做这件事,因为我既懂得板级设计又懂芯片设计,应该有机会靠这个混碗饭吃。( j9 G* A$ G2 t7 j. ^
     如何改进改办法呢?我们还是要分析一下,用的知识点不懂,就是欧姆定律:压降大原因是阻抗大,为什么阻抗大?是因为过电流层只有基板上的铜,而这个铜一般只有30um,在30A的电流下,催生了如此大的压降。因此改进点就是:如何降低路径上的阻抗。方法如下:7 H/ S, n% S# E/ d  X
      1、基板加层。我去,太贵了。
2 m. _( m; S) F* Z' B7 s, ~+ u. |6 ~      2、基板铜厚增加,一样,太贵了。
5 ]3 e, A+ N- j0 t- v; `      3、减短路径。
5 Z7 f' K- k" L3 r1 T/ B& B) d     我考虑了下,第三个办法应该是可行的,如何减短路径?我把焊盘重新调整了下:* S0 ^. Y& i; h, N, _" M* @$ E

: s& u) }. L, T- U/ v( ^6 E: Z9 W$ c- K% r8 |) L9 T
    上图的改进点在于,我将电源的焊盘延伸下来了,由于PCB铜厚可以做的2OZ,因此可以大大减小路径阻抗,同时由于四周都进电源,也能侧面减小路径,看一下仿真图:
% W& {1 v, u4 t! U  |# M( @; P8 q" x  c& M) p3 ?- I
% E: u0 g3 r1 S5 S1 v# t5 m) _

5 k) |  B. j2 y( A- f$ p- y    结果果然:very good!!
# v1 X) g8 I9 t7 h
* W4 t% m, l$ Q! M# S' s5 t    真想做一下这个测试,可惜做一个16nm的芯片从RTL设计到板级 没有2000万是下不来了,遗憾没有办法实际来验证一下这个结论。然而从这里有可以看到,越往芯片级的设计,越需要设计者考虑的更加的充分,做好仿真,通过理论和仿真进行对比,进而做出最优的设计,因为你再也不敢说:错了没事,咱在打一板不就得了。3 R4 d+ N- u. V, z: B: U3 T

3 P, x% N$ f( _+ F. H. Z: f
  b+ ^8 ~2 B- M% Q1 ?
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评分

参与人数 2威望 +12 收起 理由
alexwang + 10 EDA365有你更精彩!
大家伙好 + 2 赞一个!

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  • TA的每日心情
    慵懒
    2019-12-4 15:45
  • 签到天数: 4 天

    [LV.2]偶尔看看I

    2#
    发表于 2018-12-26 10:29 | 只看该作者
    写的很好,赞一个!IC封装设计给layout攻城狮们指出了一条存活+晋级的路径

    该用户从未签到

    4#
    发表于 2019-1-19 22:25 | 只看该作者
    这个比较高水平

    该用户从未签到

    6#
    发表于 2019-1-21 16:41 | 只看该作者
    ) R$ L+ p; J6 f9 i* O: o
    谢谢老司机,,,

    该用户从未签到

    7#
    发表于 2019-2-25 08:32 | 只看该作者
    牛,学习学习。
    4 m2 k" b$ K  p# h' N

    该用户从未签到

    9#
    发表于 2021-4-2 09:42 | 只看该作者
    敢于思考分析,理论和实际结合就是很好创新啊,,,国人现在太浮躁...
  • TA的每日心情
    无聊
    2022-4-1 15:44
  • 签到天数: 44 天

    [LV.5]常住居民I

    10#
    发表于 2021-4-2 10:51 | 只看该作者
    666666666666666666666666666666
  • TA的每日心情
    开心
    2021-5-28 15:48
  • 签到天数: 1 天

    [LV.1]初来乍到

    11#
    发表于 2021-5-28 15:23 | 只看该作者
    66666666666666
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