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Xilinx FPGA的功耗优化设计
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$ B3 n$ d2 H, c( N. q w 对于FPGA来说，设计人员可以充分利用其可编程能力以及相关的工具来准确估算功耗，然后再通过优化技术来使FPGA设计以及相应的PCB板在功率方面效率更高。 1 \0 N) `4 ~9 ?* h/ C
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静态和动态功耗及其变化
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在90nm工艺时，电流泄漏问题对ASIC和FPGA都变得相当严重。在65nm工艺下，这一问题更具挑战性。为获得更高的晶体管性能，必须降低阈值电压，但同时也加大了电流泄漏。Xilinx公司在降低电流泄漏方面做了许多努力，尽管如此，源于泄漏的静态功耗在最差和典型工艺条件下的变化仍然有2:1。泄漏功耗受内核电压（VCCINT）的影响很大，大约与其立方成比例，哪怕VCCINT仅上升5%，静态功耗就会提高约15%。最后，泄漏电流还与结（或芯片）温密切相关。
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& P4 T/ g9 {5 \! k' Z FPGA中静态功耗的其它来源是工作电路的直流电流，但在很大程度上，这部分电流随工艺和温度的变化不大。例如I/O电源（如HSTL、SSTL和LVDS等I/O标准的端接电压）以及LVDS等电流驱动型I/O的直流电流。有些FPGA模拟模块也带来静态功耗，但同样与工艺和温度的关系不大。例如，Xilinx FPGA中用来控制时钟的数字时钟管理器（DCM）；Xilinx Virtex-5 FPGA中的锁相环（PLL）；以及Xilinx FPGA中用于输入和输出信息可编程延迟的单元IODELAY。 ( l+ i3 ^+ U; x) k" S, f L
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发表于 2018-12-25 13:44
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