FPGA语言的选择 ——Verilog和vhdl的区别

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FPGA语言的选择 ——Verilog和vhdl的区别

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0 W4 o# {5 p- c       这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是 IEEE 的标准。 VHDL 1987 年成为标准，而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的，而 Verilog 是一个公司的私有财产转化而来的（这个公司之前是做C语言之类的，所以创造出的Verilog语言多多少少都和C语言有点相似之处）。

1 y, u5 p  L6 s       这两者有其共同的特点：
       1. 能形式化地抽象表示电路的行为和结构；
0 u+ V1 W7 q  |0 s+ [9 p" F2 {       2. 支持逻辑设计中层次与范围地描述；
, U  {0 }, m3 ?6 A- N% X9 o       3. 可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性；
       4. 支持电路描述由高层到低层的综合转换；
       5. 硬件描述和实现工艺无关；
       6. 便于文档管理；
       7. 易于理解和设计重用
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4 |4 K* j" g3 w' ?       但是两者也各有特点。 Verilog HDL 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是：它非常容易掌握，只要有 C 语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在 2 ～ 3 个月内掌握这种设计技术。而 VHDL 设计相对要难一点，这个是因为 VHDL 不是很直观，需要有 eda 编程基础，一般认为至少要半年以上的专业培训才能掌握。

3 P; R; v$ H# E4 L5 a  s       目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强的多。
$ \: e! Z9 C) y" u/ z# {% V, Z
- U% M+ S) C- Z# h' K       近 10 年来， EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休，目前在美国，高层次数字系统设计领域中，应用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和台湾和美国差不多；而在欧洲 VHDL 发展的比较好。在中国很多集成电路设计公司都采用 Verilog。
在中国，军工类的企业用VHDL居多，其他都是verilog。所以我也选择了Verilog作为我学习的语言。
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