【咨询】海思芯片设计咨询

Linxf

海思开发板一般都是要求DDR部分不要作改动，预览前面的网页也有同学提到他们公司改动了几根后面出问题，可是问题是海思开发板的叠层参数给的都不是很完整，叠层结构以及各层的厚度有给出，但是介电常数都是4.5（从工程文件的Cross-section中查看），按这个参数结合线宽线距以及对阻抗的要求，制板厂家根本设计不出叠层参数，有了解的么
3 f' c3 L& I- e8 e
2 [: X1 j* O/ h% K6 w/ ]+ a

huo_xing

海思的板子ddr部分还是不动的好；特别是结构允许的情况。
1 A& _! Q" ~/ h1 @* D7 a; M8 a- t你可以看看ddr部分，基本没有做等长的，说明海思在软件里做了write leveling。如果你改动线长，可能要重新调整write leveling参数。
至于阻抗问题可以让板厂解决；

myiccdream

你能够看出线宽吧？ 既然能够看出线宽，就按照单端50，差分100让厂家叠一个就好

xbin

海思的PCB文件，一般都会附加阻抗要求等信息的，你可以把所有图层打开看看。

dzkcool

阻抗控制的目的是要保证阻抗连续，而不是具体的阻抗值，可以按照海思开发板算出走线的阻抗，自己的实际板以这个阻抗值为目标去控制。

Linxf

huo_xing 发表于 2018-12-3 21:24
海思的板子ddr部分还是不动的好；特别是结构允许的情况。
; }% R' J+ D/ L7 T. w& ^你可以看看ddr部分，基本没有做等长的，说明海思 ...

: d6 U* ?% k2 [; a9 l- p7 l" r谢谢您的答复！就是想着不去改动DDR部分
; t6 E  r6 {* L/ @8 K9 @2 U

Linxf

myiccdream 发表于 2018-12-4 08:41
你能够看出线宽吧？ 既然能够看出线宽，就按照单端50，差分100让厂家叠一个就好

* w" e' R9 Z  R/ ], n嗯，线宽线距可以查看到，叠层的结构也可以查看，把这些信息给厂家，厂家回复设计不出50欧跟100欧的叠层参数表

Linxf

dzkcool 发表于 2018-12-4 13:42
阻抗控制的目的是要保证阻抗连续，而不是具体的阻抗值，可以按照海思开发板算出走线的阻抗，自己的实际板以 ...

谢谢你的答复，感觉有这个可能，找FAE确认一下，谢谢你
+ m$ M/ d% J% s4 }

asdf193

他们有个硬件手册，按地个手册的说，我就是按手册来改的

l8877l

海思什么平台的？我们经常由于结构限制DDR部分重新布线的。也没有发现什么问题。

dzkcool

可能是2层的机顶盒平台

summmmmm

dzkcool 发表于 2018-12-4 13:42
阻抗控制的目的是要保证阻抗连续，而不是具体的阻抗值，可以按照海思开发板算出走线的阻抗，自己的实际板以 ...

: Z1 j( o/ T6 ?1 r5 q/ N  G4 Y阻抗连续最重要，有个海思芯片我问过FAE，他们的demo也做不到单端50，单端他们只能做60多测试波形也没有问题。另外海思芯片的SDK里都会做ddr training，t走线调得太大有可能会training不过，就要自己调参数了。
, H  N, v) n& L" R. E0 h( ?, ?

Linxf

summmmmm 发表于 2018-12-5 09:34
2 g2 v; H8 ?/ J, q8 _8 b  [0 A阻抗连续最重要，有个海思芯片我问过FAE，他们的demo也做不到单端50，单端他们只能做60多测试波形也没有 ...

6 q0 c/ {4 D! @/ G刚好想了解下DDR training，因为我看还是得SI报告里都有一页时DDR training，这个跟writing level和reading level的training不是同一功能吧？听你说的意思是SDK里有个用来做DDR training的工具是么？不过需要调参数，是可以调哪些参数？是调输入输出的匹配阻抗？还有有延时可以调？
谢谢~~

xiaohuang0216

很少用海思的芯片

南亭好远

按照原厂设计就可以了