如何编写高效的测试平台

Diabloa

如何编写高效的测试平台

+ s( @2 n% Y3 ?! d+ I  d/ c

由于设计规模和复杂性的增加，数字设计的验证已经变得愈发困难重重，且耗时耗力。为应对这一挑战，验证工程师们需要借助几种工具和方法。对于数百万门电路的大型设计，设计师通常使用一套常规验证工具。但是，对于较小型的设计，设计工程师通常发现HDL仿真器配合测试平台的方法会有最佳表现。因此，测试平台已经成为验证高级语言设计的标准方法。一般而言，测试平台承担以下任务： • 将被检设计（DUT）实例化 • 通过将测试向量应用到模型来仿真这个DUT # C8 u0 T0 `* o$ v, _' I• 将结果输出到一个终端或波形窗口中进行视觉检查 2 t6 h5 M: U, }' b- o; S• 可以选择将实际结果与预期结果进行对比 $ [& f) d  N4 M; B( {7 M通常，设计师使用作为行业标准的VHDL语言或Verilog 硬件描述语言编写测试平台。测试平台调用功能设计，并对其仿真。复杂的测试平台还执行附加功能——例如，它们包含确定针对设计的合适的设计仿真的逻辑，或是比较实际结果与预期结果的逻辑。 测试平台为工程师提供了一个可移植可升级的验证流程。使用混合语言仿真器，设计师可以自由使用他们的HDL语言来验证设计，不论这些设计是用VHDL还是用Verilog编写的。对于搭建使用简单结构且所需源代码最少的测试平台，高级行为语言提供了更多便利。

! s. q; R. T$ ?* z, T% ?

姗姗的shanshan

谢谢分享