|
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
本帖最后由 House 于 2018-10-22 17:45 编辑 - d: m, |8 H" J, I6 W) E. {
: E8 [9 A# |( G( @2 U; \1 S$ i) Y
好了，ESD的原理和测试部分就讲到这里了，下面接着讲Process和设计上的factor
' M5 r% x5 ^* v# m- _$ V. k 随着摩尔定律的进一步缩小，器件尺寸越来越小，结深越来越浅，GOX越来越薄，所以静电击穿越来越容易，而且在Advance制程里面，Silicide引入也会让静电击穿变得更加尖锐，所以几乎所有的芯片设计都要克服静电击穿问题。
; q7 q! K, u8 `! s4 R" k % s, c0 y, B3 |& v1 f0 M- \( H
静电放电保护可以从FAB端的Process解决，也可以从IC设计端的Layout来设计，所以你会看到Prcess有一个ESD的option layer，或者Design rule里面有ESD的设计规则可供客户选择等等。当然有些客户也会自己根据SPICE model的电性通过layout来设计ESD。
) C1 p. q$ }6 A. e 1、制程上的ESD：要么改变PN结，要么改变PN结的负载电阻，而改变PN结只能靠ESD_IMP了，而改变与PN结的负载电阻，就是用non-silicide或者串联电阻的方法了。* B) A6 M% ^; {- b1 W5 ^* T
1) Source/Drain的ESD implant：因为我们的LDD结构在gate poly两边很容易形成两个浅结，而这个浅结的尖角电场比较集中，而且因为是浅结，所以它与Gate比较近，所以受Gate的末端电场影响比较大，所以这样的LDD尖角在耐ESD放电的能力是比较差的(<1kV)，所以如果这样的Device用在I/O端口，很容造成ESD损伤。所以根据这个理论，我们需要一个单独的器件没有LDD，但是需要另外一道ESD implant，打一个比较深的N+_S/D，这样就可以让那个尖角变圆而且离表面很远，所以可以明显提高ESD击穿能力(>4kV)。但是这样的话这个额外的MOS的Gate就必须很长防止穿通(punchthrough)，而且因为器件不一样了，所以需要单独提取器件的SPICE Model。$ J$ _2 p: t2 {) n: S: {
6 v0 h% G# F: X4 A( D: e% r, s+ A. m
0 K& f$ O+ F. y* g1 O g; Z3 ~7 I4 S
: N+ G- ~) Q! H W |
评分
-
查看全部评分
|
[复制链接]
/1 
发表于 2018-10-22 10:07
收藏
淘帖
支持！
反对！
