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[HyperLynx] 仿真报错求解

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  • TA的每日心情
    奋斗
    2020-7-22 15:05
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    [LV.2]偶尔看看I

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    发表于 2018-10-18 12:42 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    Hyperlnyx中仿真,U1芯片为XCZU11EG-2FFVC1760E,
    2 Q- r2 I; }) v- v/ {使用IBIS模型为zynquplus.ibs  d- l5 R2 y/ H+ t' x0 S8 \
    ! H3 t; L! U- b7 ]' t7 t9 Y' I  b
    [IBIS ver]       5.1
    9 a* o$ t/ \: P9 I1 I3 Z' S[File name]      zynquplus.ibs
    ! t2 v# g, |) h+ b2 Y[File Rev]       1.12
    ' G; \. b/ Q3 k6 U* [( K7 z[Date]           22-MARCH-20183 Z. T% i) U- K  {% }6 @, c/ k
    [Source]         Derived from spice models, rev1.0, using
    ( D, a1 @: G' X4 z1 ]                 hspice 2014.09-SP1-2
    : g- N5 K1 a0 _0 \* x% G: Y[Notes]          Xilinx IBIS file for Zynq UltraScale Plus I/O standards.
    6 I3 g6 W: c$ p2 P9 f                 All models are preliminary.* @* j2 v) i8 I) ?
                     The version of IBISCHK used is ibischk5 V6.0.1.
    6 w) [. a: |7 ^( q# R0 X|& }: V7 z! `4 j
    [Disclaimer]     The data in this file is derived from SPICE simulations using! F+ q6 x; F9 ^7 K2 E3 v6 ?+ m+ t
                     modeling information extracted from the target process. While
    % d$ p5 y8 u7 g! d                 a great deal of care has been taken to provide information
    ; t- s6 H4 |& r0 @                 that is accurate, this model is considered preliminary as it
    1 U7 a- q( B- |  ~7 V                 has not been verified by actual silicon measurement. Treat the7 `+ Z! P; e& R- d3 Y4 ^
                     data in this model as preliminary until actual silicon
    1 _0 S& l. o. \. ]                 verification is peRFormed.
    ! u! f5 H$ G: L5 d/ f3 S|
    4 L! t5 N8 G+ p) S[Copyright]      Copyright 2016, Xilinx Inc., All rights reserved
    ! M. i6 z1 ^8 @1 s' s- g) R+ q% l7 R+ i; F" `
    * K9 s: T9 ~! o2 D/ g5 n/ z
    仿真的时候报错如图,请问各位朋友这个该怎么解决啊?2 r! U9 Q. T% s& Y8 O3 E4 F) d- g

    - _. R8 d8 i' j* d6 S

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