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新手,求大神指点这段VHDL代码错来哪儿?

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发表于 2018-9-12 23:05 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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architecture dd_top of d_top is
" ~$ N$ @+ @) S# Y/ v  |) D9 rbegin. y" r8 O$ e# `1 F4 X
  process(lcr,lck): d  y( O6 Z  O8 T+ D) y
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    if (lcr='0') then
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    end if;
  T4 S7 L* H, E  end process;
9 v! T! I8 U! E; C* _2 [7 @end dd_top;; e" U, ^! e" J# h

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