麻烦帮看看导网络的问题

瓷娃娃

我用CIS画了原理图，DRC后，session log里显示的是如下：

Checking Visible Unconnected Power Pins
5 F( D7 Z; v% R& B6 g' E0 KChecking Misleading Tap connection
: Q; e* J# g# h, vCheck Bus width mismatch
0 n, v3 \# z/ k" B7 J- N
这个是不是就是没有问题啦？

然后我点了creat netlist。
: S6 [- ~( {# y5 g) Q$ N& X
8 l+ A3 j$ m; g9 A3 X6 _# f4 ^1)勾上了"create or update pcb editor board(netrev)"
2)在output board里选了板子要放的位置。
/ i) m. ?. h' b/ i3）我点确定会提示找不到pstchip.dat,pstxnet.dat,pstxprt.dat。于是我又勾上了上面的create pcb editor nelist选项，在netlist files里选了和output board相同的文件夹。也勾上了view output。
4）再点确定在导网络中会出错，我点确定，查session log里提示的是：
2 y# G+ F! u2 ~/ t: N
Spawing "E:\allegro\tools\pcb\bin\allegro.exe" -mpssession Administrator "E:\atext\at9263.brd"
9 p6 A1 m5 m% D5 V. ^9 Z# p% M
. n, T5 G3 _* h* ?2 R5 Y*** Done ***
" f+ B7 G, ?8 S; y0 I) ~+ O
0 T' T3 K' k* E3 l我点确定的同时会打开一个allegro的文件，但里面什么也没有。

而且按说outputs那里应该会有pstchip.dat,pstxnet.dat,pstxprt.dat这三个文件输出才对，但那没有。

请问我哪里出错了？

RiverSnail

Checking Visible Unconnected Power Pins
Checking Misleading Tap connection
, V9 g6 w' B6 s+ c3 ?Check Bus width mismatch

这个是没有问题的，有问题的话会提示[error]或者[warnING]等字样
# E2 x2 ]3 ~& f6 g/ K2 }+ f如下：
1 s$ ^/ d2 K: y  JWARNING [DRC0037]   Net has two or more aliases - possible short? 1V:  SCHEMATIC1, RT9203  (7.00, 3.20)