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ALLEGRO层问题

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1#
发表于 2009-2-4 18:18 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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我们平时画板子的时候需要打开哪些层?2 C. E: I: e1 ^# d$ |
ASSEMBLY_TOP和SILK_TOP,哪个在做板子的时候不能压着管脚
3 I: i1 ^1 I, C; P( q% b我们出板子的时候哪个是要出的

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2#
发表于 2009-2-4 20:15 | 只看该作者
根据个人习惯各不一样
0 O3 O2 B. @, S, P画板子时基本要打开PIN  VIA  ETCH等等
- p' v$ }& K. v9 i% F7 ?) {silkscreen_Top层不能压到PIN   
: B+ a$ ~: k/ j% {/ g, o出板子时哪些需要出请到论坛搜搜出Gerber时的层设置(偷懒了呵呵)

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3#
 楼主| 发表于 2009-2-4 21:53 | 只看该作者
谢谢楼上哈,出Gerber时我感觉有些人没有出silk_TOP这层啊,如果是用ASSEMBLY_TOP的话又都被芯片盖住了.

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4#
 楼主| 发表于 2009-2-4 21:53 | 只看该作者
那么这样出的gerber是不是不行啊

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5#
发表于 2009-2-4 22:16 | 只看该作者
其实完全时看你封装是怎么做的" c' U4 f5 w3 Q  d. k1 `
比如你把丝印做在了Assembly_Top层你出gerber时也将错就错用Assembly_Top了,当然这是不可取的
3 a- b3 K- n$ i. N% d" k# J5 K重要的不是你需要出那些层,而是你需要哪些信息,这些信息又在哪些层上!!!# B7 O8 a8 K' e2 e8 _. B$ x5 D
如果封装层设计都正确的话,出Silkscreen_Top子层(Board Geometry层、Package Geometry层、Ref Dev层)就OK了
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