pcie问题咨询

超級狗 · 发表于 2018-4-20 22:57

本帖最后由超級狗于 2018-4-20 22:58 编辑

SiliconLabs Clock Buffer Quick Slection Guiide

xiaowenwu1989 · 发表于 2018-4-23 16:16

学习了

tanchengfang · 发表于 2018-4-24 10:46

会不会驱动能力的问题？

吉。。。。。 · 发表于 2018-4-27 14:05

吉。。。。。 · 发表于 2018-5-4 16:09

000000000000

ABCDJ · 发表于 2018-5-22 20:48

虽然楼主做了很多验证了，但是从理论分析来看，这个问题可能根本原因还真不是时钟同频同相导致，本身高速接口就有机制搞定两端不同频的问题，多半还是时钟质量导致，抖动的可能性较大。

bluskly · 发表于 2018-5-30 16:00

ABCDJ 发表于 2018-5-22 20:48. T) X3 h6 @5 ]2 v
虽然楼主做了很多验证了，但是从理论分析来看，这个问题可能根本原因还真不是时钟同频同相导致，本身高速接 ...

你说的我也怀疑过。并且单独在pcie device端直接给过一个100M的晶振SI9121+SI53306的buffer输出作为refclk。不再使用cpu同步下来的refclk，但是实际情况就是不能够link起来。难道跟pcie device有关系？

gww8604 · 发表于 2018-8-11 11:57

学习

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