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[Cadence Sigrity] DDRx的端接电压VTT为什么是VDD/2而不是VDD?

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1#
发表于 2018-3-23 13:59 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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如题,DDRx的VTT为什么是VDD/2而不是VDD,这样做有什么好处?期待高手帮忙解答~~$ S$ r5 K  `6 x5 }0 t9 \* r

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2#
发表于 2018-3-23 14:21 | 只看该作者
高低电平是有要求的,如果拉到vdd那么没办法判断01,而且功耗太大

点评

xyh
SSTL规定是高于VDD/2为1,低于为0,但是仅仅在阀值位置能起到作用吗?  详情 回复 发表于 2018-3-23 14:34

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3#
 楼主| 发表于 2018-3-23 14:34 | 只看该作者
diff 发表于 2018-3-23 14:217 q0 ^$ |( o# v8 r
高低电平是有要求的,如果拉到vdd那么没办法判断01,而且功耗太大

- W) @! [5 \7 I& h, J8 c/ nSSTL规定是高于VDD/2为1,低于为0,但是仅仅在阀值位置能起到作用吗?
; C+ |: P" U; o1 V* {

点评

功耗打了一倍  详情 回复 发表于 2018-3-23 16:08

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4#
发表于 2018-3-23 16:08 | 只看该作者
xyh 发表于 2018-3-23 14:34
% s& C/ a, C, V7 r6 M% nSSTL规定是高于VDD/2为1,低于为0,但是仅仅在阀值位置能起到作用吗?
; {: n$ A# e7 {
功耗打了一倍
9 ]/ B# w; \1 s" L3 X# S7 @

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5#
 楼主| 发表于 2018-11-16 09:23 | 只看该作者
这个问题目前理解到以下阶段了:实际在DDR1-3使用的都是SSTL电平,其终端电压为VDD/2,其好处就是可以降低寄生引脚电容和I/O终端功耗,并且即使在VDD电压降低的情况下也能稳定工作。DDR4使用的是POD(Pseudo Open Drain,伪开漏)电平标准,其终端电压使用的是VDD,有资料显示器功耗更低(高电平时电流较小或几乎没有),既然使用VDD功耗更低,为什么不一开始就使用?

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6#
发表于 2018-11-16 17:11 | 只看该作者
DDR4就是拉到VDD

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xyh
是的,我的疑问时“既然使用VDD功耗更低,为什么不一开始从DDR1就使用?”  详情 回复 发表于 2018-11-19 08:59

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7#
 楼主| 发表于 2018-11-19 08:59 | 只看该作者
攻城拔寨 发表于 2018-11-16 17:114 c. O; d- g% C2 a3 p2 y
DDR4就是拉到VDD
( ]  P0 H6 g: J0 O( \
是的,我的疑问时“既然使用VDD功耗更低,为什么不一开始从DDR1就使用?”

点评

我猜想与芯片的制程工艺有关。你用DDR1上拉到VDD,片子还能工作吗?功耗会不会变小?有没有条件实验一把  详情 回复 发表于 2018-11-20 11:56

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8#
发表于 2018-11-20 11:56 | 只看该作者
xyh 发表于 2018-11-19 08:598 ~5 q: R2 T6 y  C  M; d
是的,我的疑问时“既然使用VDD功耗更低,为什么不一开始从DDR1就使用?”

  A; m4 ^2 @5 J# F, ^; V我猜想与芯片的制程工艺有关。你用DDR1上拉到VDD,片子还能工作吗?功耗会不会变小?有没有条件实验一把8 X+ T! T7 ]. h% {+ T; M- }

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9#
发表于 2019-1-4 13:05 | 只看该作者
DDR3 把VDD 分为VTT 和Vref
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