4片DDR3等长请教

liuchao6102616 · 发表于 2018-3-16 11:07

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没有做过DDR3的PCB Layout 查了一些资料请教几个问题：如图单片分组：数据组1 数据组2 地址命令控制时钟一组
问题1：单片中数据组1和数据组2之间需要误差要控制多少？
问题2：地址命令控制时钟组内等长误差控制多少？
问题3：地址命令控制时钟组合数据组间等长误差控制多少？
问题4：每片DDR3之间是否有等长要求？
望大神们指教感谢！

superlish · 发表于 2018-3-16 17:37

分组等长即可

baby_snow11 · 发表于 2018-5-18 22:33

学习了

2009zhaoqf · 发表于 2018-9-4 15:18

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louis刘_Nhx08 · 发表于 2018-9-12 16:27

？？？？？？？？？？？？？？？？？？？？？

weizh168 · 发表于 2018-9-13 16:24

看看

Bill168 · 发表于 2019-7-4 18:35

Bill168 · 发表于 2019-7-4 20:13

Bill168 · 发表于 2019-7-5 08:22

Bill168 · 发表于 2019-7-6 08:03

Bill168 · 发表于 2019-7-8 08:08

Ryanapp · 发表于 2019-7-9 11:49

看看

Bill168 · 发表于 2019-7-24 08:53

Bill168 · 发表于 2019-8-1 08:04

gumeng · 发表于 2019-8-1 14:40

分组等长，数据线10mil以内，组间的clk长度最好不要超过500mil。地址线控25mil。

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2009zhaoqf 2009zhaoqf 当前离线积分 2627 头像被屏蔽该用户从未签到	4^# 发表于 2018-9-4 15:18 \| 只看该作者提示: 作者被禁止或删除内容自动屏蔽
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