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Verilog中module之间连线问题

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1#
发表于 2018-2-5 15:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请各位前辈解答一下,为什么在连线时rst_n前有个感叹号?我老感觉是写错了,但是compile时也没报错,谢谢!: a& W. e9 U" a7 E  ^6 G
input rst_n;0 \- Q2 v5 `% f, |
# a, C9 \* \' k  {+ _
EFB_UFM inst1 (        .wb_clk_i(clk_i ),                                       
, D8 I  D5 P& J! @5 k9 l; u( L                                .wb_rst_i(!rst_n ),4 d& d8 g" e- n+ t2 d3 O
                                .wb_cyc_i(wb_cyc_i ),' G3 U4 B; h; W
                                .wb_stb_i(wb_stb_i ), & e& V' p1 c4 n0 R$ a) y
                                .wb_we_i(wb_we_i ),
6 z* W* B! ~; D1 J: r                                .wb_adr_i(wb_adr_i),
  Y$ |1 E( y/ z0 M                                .wb_dat_i(wb_dat_i ), ; q: V/ U6 I6 G: i* _1 H- A
                                .wb_dat_o(wb_dat_o ), & j4 O& T, L/ z+ \( P
                                .wb_ack_o(wb_ack_o ),
6 x/ T$ E7 A% \8 [/ Z6 z  a7 g/ p! d                                .wbc_ufm_irq( )7 [7 e: z( g4 W/ \
                                );
. i0 a4 C9 u4 @* ?- k0 h: g% `/ n' h  z  s3 C

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3#
发表于 2018-2-10 09:28 | 只看该作者
取反  高电平有效

该用户从未签到

4#
发表于 2018-2-10 16:06 | 只看该作者
对RST_N取反, 是一种条件的判断, 建议你看一下  Verilog语法
+ ]) {9 @2 g1 s) E3 A: ^% \+ O

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5#
发表于 2018-3-14 16:25 | 只看该作者
学习一下,谢谢!
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