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2017年10月20日QA检查报告节选

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1#
发表于 2017-10-24 11:32 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 EDA365QA 于 2017-10-24 11:34 编辑
0 |4 G/ S9 c7 D& P% U; U% O# q7 x
; {: J: B. {3 `5 w1.电源没加粗
  [4 j% j+ @: e; [$ U2 d: t
5 X0 U6 ?/ \9 d4 k. N& B3 t% i7 k

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2#
 楼主| 发表于 2017-10-24 11:32 | 只看该作者
2.钢网层有多余的线
9 x% b& F' B* x2 V* w5 R + d  k7 Y3 P$ w" q* D5 a( Y( c5 L9 ]6 K/ A

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3#
 楼主| 发表于 2017-10-24 11:35 | 只看该作者
3.周边螺孔与器件干涉
% l3 _& l* {' q
% V( T0 ^) h% |

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4#
 楼主| 发表于 2017-10-24 11:36 | 只看该作者
4.变压器前后隔离& O* T( S8 v! B' S) v
: D, g1 @- y! d- `( ]: X

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5#
 楼主| 发表于 2017-10-24 11:38 | 只看该作者
5.电源VIA只有1个,另有三个没网络过孔VIA。" G$ s# K% Y5 o* C" P9 }2 @
3 M. o3 l! c6 L' {

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6#
 楼主| 发表于 2017-10-24 11:44 | 只看该作者
6.DVI线对间等长! ^, ~6 }- H: _4 t- t

4 j5 H4 V! [' A, E9 D4 Z, z

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7#
 楼主| 发表于 2017-10-24 11:44 | 只看该作者
7.电源没加粗
  Y' T2 i7 |9 ^3 M2 J
& V2 p& \; b6 {" Z; I

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8#
 楼主| 发表于 2017-10-24 11:45 | 只看该作者
8.flash拓扑不一致& g; `" c0 q$ p7 _( R  c
4 b: N+ w7 P- y2 r+ _+ O: q2 \

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9#
 楼主| 发表于 2017-10-24 11:45 | 只看该作者
9.变压器中间挖空不过线前后隔离
  V8 z; H/ F/ h! N) u0 L 4 u; J; f: o1 E7 n

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10#
 楼主| 发表于 2017-10-24 11:46 | 只看该作者
10.共LAYOUT不要出现残端
# J5 i' E. K0 v( e/ t
% l6 V( p9 E# |% A

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15#
发表于 2017-10-26 16:49 | 只看该作者
EDA365QA 发表于 2017-10-24 11:45
6 f* t, q$ ]! b+ F7 x8 A8.flash拓扑不一致
! a! I! b0 U% f- N0 ~
4 H) i% P# z3 L% e' [
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