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2017年8月8日公益PCB评审报告节选

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1#
发表于 2017-8-9 08:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
1.  开关电源连接电感太细了.2 _9 G* a3 q5 y! H0 x

& |& v/ e5 j- U' y

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 楼主| 发表于 2017-8-9 08:56 | 只看该作者
3.  ESD尽可能靠近接口." h6 E. M$ u1 a- C$ ]: q2 u

7 O4 e2 p6 O( a5 m% ^: Z: i6 ?+ H

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 楼主| 发表于 2017-8-9 13:33 | 只看该作者
jiache 发表于 2017-8-9 11:40
% m4 _) h7 J' P) n) b这个问题,此页内出现两次,请大神给个正确示例。在此问题上是否区分滤波电容和退耦电容?请大神指点。

8 A/ A8 U" d1 b' Y; G9 N不管是滤波电容还是退耦电容都不要放通路的最后面.滤波电容是靠输入端,退耦电容靠近用电管脚.
+ x# a  A1 n' `! M' W- F# H% C

点评

谢谢。  详情 回复 发表于 2017-8-10 00:05

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发表于 2017-8-9 11:40 | 只看该作者
EDA365QA 发表于 2017-8-9 09:00
  b7 |2 f3 y6 V10.   电源过电容靠近PIN脚,不然电容只是摆设.

& w. N" s5 _% x' y$ y这个问题,此页内出现两次,请大神给个正确示例。在此问题上是否区分滤波电容和退耦电容?请大神指点。1 n! t7 x, ?6 R( {) B

点评

不管是滤波电容还是退耦电容都不要放通路的最后面.[/backcolor]滤波电容是靠输入端,[/backcolor]退耦电容靠近用电管脚.[/backcolor]  详情 回复 发表于 2017-8-9 13:33

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2#
 楼主| 发表于 2017-8-9 08:56 | 只看该作者
2.  电源应补强加宽.! z6 c$ k; \0 [; o

4 U* f: o4 E+ x  T4 y' B$ {

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4#
 楼主| 发表于 2017-8-9 08:56 | 只看该作者
4.  跨分割.
4 }6 |) R; j* k4 L2 x5 e; {6 a * G8 p% Z' H9 H1 p

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5#
 楼主| 发表于 2017-8-9 08:57 | 只看该作者
5.  部分器件没有开钢网.
. ~# }  d* m) T 9 x5 r/ h/ S$ I' ^9 A6 O. E

点评

这个问题出现好多次了,是allegro经常出现的问题吗,建议在版块置顶该问题。  详情 回复 发表于 2017-8-9 09:15

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6#
 楼主| 发表于 2017-8-9 08:57 | 只看该作者
6.  PCICLK没等长.% K) f3 A- d) u# \& i

4 `; L: L9 U1 i9 m* n- e! {6 X

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7#
 楼主| 发表于 2017-8-9 08:58 | 只看该作者
7.  电源要先过电容.' k9 Q# w/ k6 c% L1 m; L
: b2 T* _! m; w2 v/ d5 D$ W

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8#
 楼主| 发表于 2017-8-9 08:59 | 只看该作者
8.  晶体电容尽量不要在末端.
# X# B9 |! {* K
* p: b) @) b+ s) ]1 `

点评

这个是为什么呢?有些两脚晶体,芯片厂家评估板就是远离放,影响大么,如何空间比较紧张情况下。  详情 回复 发表于 2017-8-9 10:26

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9#
 楼主| 发表于 2017-8-9 08:59 | 只看该作者
9.  电源没加粗没过电容.
4 m1 E: v8 [) R6 z
4 @. j! C8 j# k  F7 r9 }, g# ~- @9 }

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10#
 楼主| 发表于 2017-8-9 09:00 | 只看该作者
10.   电源过电容靠近PIN脚,不然电容只是摆设.
* @# f& g4 R# y, j
# |& ]% j( H0 I5 E; f

点评

这个芯片貌似电流不大,需要这么多大电容?  详情 回复 发表于 2017-11-7 17:34
这个问题,此页内出现两次,请大神给个正确示例。在此问题上是否区分滤波电容和退耦电容?请大神指点。  详情 回复 发表于 2017-8-9 11:40

该用户从未签到

12#
发表于 2017-8-9 09:15 | 只看该作者
EDA365QA 发表于 2017-8-9 08:574 W6 E' ]5 ?4 J
5.  部分器件没有开钢网.

2 e- S7 W6 B. w: f这个问题出现好多次了,是allegro经常出现的问题吗,建议在版块置顶该问题。
( @0 P2 t; _6 c* V8 u% [2 z8 G. A

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13#
发表于 2017-8-9 10:26 | 只看该作者
EDA365QA 发表于 2017-8-9 08:597 ]8 G0 o3 C- @6 Y, d& h
8.  晶体电容尽量不要在末端.
( Y; v( r. U7 w6 @5 ?% ^
这个是为什么呢?有些两脚晶体,芯片厂家评估板就是远离放,影响大么,如何空间比较紧张情况下。: J# Q* B/ [& {( h: z- A# X

点评

是晶体的两个电容不要放末端.  详情 回复 发表于 2017-8-9 13:27

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14#
发表于 2017-8-9 11:36 | 只看该作者
同问,请大神分析一下,谢谢。
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