求助····16路数显报警器设计

ksys_2

要求：
 1．设计16路数显报警器，16路中某一路断开时（可用高低电平表示断开和接通），用十进制数显示该路编号，并发出声音信号；
3 U6 A# R0 C! k8 v  T4 z 2．报警时间持续10秒钟；
 3．当多路报警时，要有优先级，并将低优先级的报警存储，处理完高优先级报警后，再处理之（附加）。
哪位大虾能给个程序或说个思路啊··

shjact

FPGA or CPLD 用verilog实现，取16个I/O口，以case语句的优先级写法实现，应该比较简单。
没猜错的话是毕业设计，最好自己多查资料自己完成，对将来会有帮助的。

shen

很头痛的问题，就是不知如何说。
先自己说说吧，看看你如何做，不然，别人如何说呢？

zyunfei

原帖由 shjact 于 2008-12-5 14:28 发表
FPGA or CPLD 用verilog实现，取16个I/O口，以case语句的优先级写法实现，应该比较简单。
9 z  h; d: ?+ c4 Z6 F1 O没猜错的话是毕业设计，最好自己多查资料自己完成，对将来会有帮助的。

& q8 M% q' ~7 D/ |4 e

- [- ]9 \4 F3 p' {   同意你说的！呵呵！！
0 d  [0 {: v* Y" M   在学校好好学点东西吧！等出来就好混点了！要不只能等了……

zgq800712

原帖由 ksys_2 于 2008-12-5 01:12 发表
要求：
1．设计16路数显报警器，16路中某一路断开时（可用高低电平表示断开和接通），用十进制数显示该路编号，并发出声音信号；
2．报警时间持续10秒钟；
3．当多路报警时，要有优先级，并将低 ...

4 J* }" u( T, C

1,2我有思路了，
3还不会；
0 B5 w0 Z- {% c1，16路报警器，你也说了可以用高低电平表示，
# K9 b1 T  q0 |' U
定义16个输入口，你可以设成单个输入，或者逻辑序列（看下面的优先级用逻辑序列可能有好处）；常态设置为1，用一个上拉电阻连接到VCC，当有报警时（位0报警）；不停的读入16口的状态；
( \- E  @) j' J( ]  ]+ n' L当有报警时候读出报警位显示，显示这个和好做，只是做编码。 关于发出声音 ，有报警就叫10秒钟，如果多报警，那优先级高的叫10秒，然后下一个叫10秒？全部叫玩160秒，还好不长；

shen

if 引脚一是否断开
* ]  D4 ~: a0 xxxxx1断开报警
4 O2 n8 A5 |& Z6 kesle if 引脚二是否断开
xxxx2断开报警
esle if 引脚三是否断开
3 K0 A% N) O/ V3 ~; q/ `xxxx3断开报警
……
. U4 u8 E' i( n" e4 Zelse if 引脚十六是否断开
- y# n  w; J. {: b- w7 |+ Xxxxx16断开报警