请教 关于数字信号延迟和逻辑门

cloudy19880824

各位好，
5 `( j: z) O- b3 o9 b每当遇到一些拿不准的问题，就习惯性的发到这里和大家探讨一下：
我现在有一个脉宽只有2ns的脉冲，要把它反向，常规的非门输入到输出的延迟就有2.8ns以上，请问这种情况还能用非门给这个2ns的脉冲做反向吗？非门会把上升沿和下降沿都延迟2.8ns还是可能会探测不到这么窄的脉冲？非门的型号暂时定为SN74ALVC04。
) a, s& p- u. S* ]# y; r' ~

江门彦祖

坐等高手解释

dqwuf2008

我觉得跟延迟没关系，会不会把2NS信号吃掉得看芯片处理信号频率的最大值

hefuzhang

楼主可以考虑考虑告诉运放，通过高速运放反向

超級狗

樓主這個疑慮是應該存在的。多年前一位同事用 74HC04 設計一個 66MHz 有源晶振電路，結果根本不會動作。
" i! G' O# \$ Y5 `" s$ g( u
# s- f3 H9 Y. ~3 L) ]後來發現傳統 CMOS 邏輯閘的延遲時間約為 25ns，換算成頻率只到 40MHz，改成 74AHC04 就會動了。

* J' Q7 G" z6 x/ Y; l1 o$ s1 l

超級狗

啊哈～

! d" b% Q* U' I* xECL 2-Input Differential XOR/NXOR Gate MC10EP08-D

; C+ Y+ C* e) h; G* z不過你的訊號源要怎麼搞成這樣咧～？？？
6 l" T7 Z4 @5 c- X8 k; @


4 \/ r2 j( y+ r& b4 S- R' h; Y

超級狗

開卷有益
9 E' K& G. B2 o' U6 u' s

超級狗

ECL Logic Gate 有 Single-End 的啦！

: B. S- l! y* `" L

cloudy19880824

超級狗 发表于 2017-6-21 23:02
& W3 v# A& `* s" m$ Y! lECL Logic Gate 有 Single-End 的啦！

( {# o. E+ |/ f" z( p太感谢版主的支持了！我把板上留个选项试一下
2 ^( r; n7 t0 O& i

cloudy19880824

hefuzhang 发表于 2017-6-19 23:50
8 l# X. I' |) s/ ?$ m( j楼主可以考虑考虑告诉运放，通过高速运放反向

1 N# }. d  m3 Q# m6 Y嗯，是个办法，谢啦

duzz

狗版主的狗粮，一撒一大把啊