使用时钟PLL的源同步系统时序分析

iometh

一）回顾源同步时序计算
9 f( z" _8 V0 ~/ E# d# s+ I1 _2 rSetup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
# ^/ w* V/ y9 ^+ T. c4 CHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
) t' g/ |* h9 k) Z8 D下面解释以上公式中各参数的意义：
& |9 X- a. ~8 U1 U, nEtch Delay：与常说的飞行时间(Flight Time)意义相同，其值并不是从仿真直接得到，而是通过仿真结果的后处理得来。
4 A$ n/ f% T% C# r请看下面图示：
4 i; {# A( J. U2 u图一为实际电路，激励源从输出端，经过互连到达接收端，传输延时如图示Rmin，Rmax，Fmin，Fmax。
- r" w8 s- a+ p9 X图二为对应输出端的测试负载电路，测试负载延时如图示Rising，Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
/ V8 f  |; O2 \. V3 u$ C" B2 M, d" D3 i
9 V/ w$ l0 X6 x# F) Q图 1 Raw Etch Delay

图 2 Test Load Measurement
Delay Skew*：Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置，如图三所示。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负，负值表明数据边沿超前于对应的时钟边沿，反之亦然。
8 r# V# t$ i& U
/ \! _9 M3 G& C+ Z9 ~* U图 3 Delay Skew
0 a  O8 j! M$ O  dSetup/Hold Time：即接受器件正确锁存数据的最小建立和保持时间。
% S6 O, v; k* k5 ?3 S从以上叙述可以清晰看出，时序计算公式中的参数可以分为三类：第一类是Delay Skew，由输出端所用器件决定，从数据手册中可以得到；第二类为Etch Delay，由互连电路决定，需要通过仿真和计算得到；第三类为Setup/Hold Time，由接收端所用器件决定，同样可以从其数据手册中得到。
二）使用时钟PLL的系统时序分析
首先，来看一个简单的是使用时钟PLL的系统接口。如图四所示，数据信号通过传输线直接连接，时钟从输出端（Source）出来后输入时钟PLL，然后PLL输出至接收端（Target），PLL自身有反馈回路。
% l& _& i5 w, F) B/ q1 ^5 b
2 h9 z6 U9 {" B6 ~图 4 Clock PLL InteRFace Diagram
从传输网络的角度看，此接口由四条网络组成，分别是数据（data），PLL时钟输入（clkin），PLL时钟输出（clkout）和时钟反馈（clock_fb）。
对应于第一部分的计算公式，可以很容易确定第一类和第三类参数，也就是图示的Delay_Skew，即输出端参数，和SETHLD，即输入端参数。下面来确定第二类，即互连延时。
定义：
IC（Clock Input to the PLL）为源端时钟输入到时钟PLL的Etch Delay，
" H. f6 T% Q  W7 {OC（Clock Output from the PLL）为时钟从PLL输出到接受器件的Etch Delay，
FB为PLL的反馈回路的延时，
NX为PLL的输入到输出的延时，
则：
总的时钟延时
Min Clock Etch Delay = Min IC + Min NX + Min OC – Max FB
Max Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
将得到的总的时钟和数据信号延时代入到时序计算公式，就可以计算出使用时钟PLL的系统时序裕量。
三）使用Quantum-SI仿真计算使用时钟PLL的系统时序
Quantum-SI支持时钟PLL系统时序分析，它领先的信号完整性（SI）和时序分析功能可以快速解决此类问题。
4 d6 a1 ~" U) z- x) LQuantum-SI以电路接口为中心，可以在一个接口上建立多个传输网络，而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五，图六所示
3 R( e) U- q; u: ]9 b6 S" L5 l. p3 i
' f& h8 B+ \9 x' F2 h- d图 5 Transfer Net

图 6 Setup/Hold Margin by variation
3 p! H4 E3 i" f: m( ^图六是在图五的传输网络建立后，Quantum-SI自动仿真分析得到。
" f0 s% z+ J. S& \- n可以知道，对于系统的时序分析，需要清楚器件内部的时序关系，测试负载的概念与应用，互连传输延时等。而使用时钟PLL的系统，需要清楚时钟信号的传输路径。
7 J8 p/ `4 Y" ]1 U+ I对于复杂高速的系统时序分析，需要考虑不同参数，如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。
. R. `+ A1 M  ~; }3 i/ K$ e- @- j' K7 e

% E, H  W/ w0 ]
+ w, e. B! o: h+ i[ 本帖最后由 iometh 于 2008-12-2 15:34 编辑 ]

sosowhite

公式中的data rate怎么确定
Delay Skew就是常说的Tva和Tvb吗

iometh

原帖由 sosowhite 于 2008-12-22 00:17 发表
$ ^9 a3 ?3 ^+ W( l1 ^+ N公式中的data rate怎么确定
+ G0 _: U! r3 d) ]Delay Skew就是常说的Tva和Tvb吗

* Z! c! ]1 R# T$ ~6 O4 m
data rate为数据率，这里定义为一比特的位宽，比如DDR2-800，则数据的位宽为1/800=1.25ns。
1 b* o1 v# x$ ~. Y
4 O% A: L- j5 `. s原理上是这样的，只是具体的定义稍有不同。