SDRAM控制问题请教：为何用的器件模型读数据的时候是高阻Z

mengzhuhao

SDRAM控制问题请教：为何用的器件模型读数据的时候是高阻Z
) q) D/ S1 F* N7 Z. s0 T
/ ]; z' a: ^. @% a/ j0 B我这我用到的一个器件仿真模型
& G- x. {+ z5 ?8 |但是为何数据线在读的时候是高阻态？
8 {% Z0 L3 f2 C2 m  @
在我的tb文件里面
wire     [15:0] io_Sdram_DQ;
我看器件模型里面有存储单位的设置
为何写如何的数据读出不对
' N. J$ I$ P+ J* _+ x
    parameter addr_bits =      12;
, j. o* ^  h; e    parameter data_bits =      16;
( M& N2 |, h2 B( c' m8 k8 z! X    parameter col_bits  =       8;
- Z$ C' d" p. c* b    parameter mem_sizes = 1048575;
& h3 ~- _/ {7 {! y2 W# C    inout     [data_bits - 1 : 0] Dq;
" B- U- ^. H, Z! l/ ]7 V  y1 h    input     [addr_bits - 1 : 0] Addr;
    input                 [1 : 0] Ba;
4 L8 o2 Q4 T/ J3 `    input                         Clk;
    input                         Cke;
    input                         Cs_n;
( O: o  H/ u! `' |4 R- v    input                         Ras_n;
    input                         Cas_n;
( ~+ }- s# c5 H- y    input                         We_n;
    input                 [1 : 0] Dqm;
) ~( L! G0 }2 m( s8 F+ _    reg       [data_bits - 1 : 0] Bank0 [0 : mem_sizes];
  ^5 r* t/ k& E6 a    reg       [data_bits - 1 : 0] Bank1 [0 : mem_sizes];
: R' g1 a. X9 o/ A    reg       [data_bits - 1 : 0] Bank2 [0 : mem_sizes];
    reg       [data_bits - 1 : 0] Bank3 [0 : mem_sizes];
3 V; V& T8 N7 h) W4 k........

zengeronline

inout类型的tb文件要这样搞
wire[7:0] io_Sdram_DQ_wire;
3 J1 C2 ~5 ?" t+ _- preg[7:0] io_Sdram_DQ_reg;
assign io_Sdram_DQ_wire = (~We_n) ? io_Sdram_DQ_reg : 1'bz;
7 v" k6 f6 |/ q$ I2 F; T0 l这样的话在We有效时Dq_wire上是要写入的数据, 在读信号有效时,Dq_wire由读出的数据驱动
这个是方法,我也是在网上找到后按这个方法仿真双向端口的HDL文件的

mengzhuhao

为何在写的过程 列地址的第一位在最后给写成zzzz了？
. c' y$ @' {  f见下面的记录
列地址最大255
, E# J+ R' Z7 z9 C* L8 H7 \

.....
+ z, i& X, w, FSDRAM_TEST_tb.mt48lc4m16a2 : at time  215250.0 ns WRITE: Bank = 0 Row =    0, Col = 250, Data = 5959
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215270.0 ns WRITE: Bank = 0 Row =    0, Col = 251, Data = 6868
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215290.0 ns WRITE: Bank = 0 Row =    0, Col = 252, Data = 7777
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215310.0 ns WRITE: Bank = 0 Row =    0, Col = 253, Data = 8686
6 }% {3 h+ x( a' y9 X- S3 tSDRAM_TEST_tb.mt48lc4m16a2 : at time  215330.0 ns WRITE: Bank = 0 Row =    0, Col = 254, Data = 9595
! ^7 B3 B. b3 D) r" a" P; O+ e$ BSDRAM_TEST_tb.mt48lc4m16a2 : at time  215350.0 ns WRITE: Bank = 0 Row =    0, Col = 255, Data = 3434
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215370.0 ns WRITE: Bank = 0 Row =    0, Col =   0, Data = zzzz
# I/ b$ B$ [. H. m1 ~# k! TSDRAM_TEST_tb.mt48lc4m16a2 : at time  220915.0 ns READ : Bank = 0 Row =    0, Col =   0, Data = zzzz
4 \6 n4 y2 P6 r- ?& uSDRAM_TEST_tb.mt48lc4m16a2 : at time  220935.0 ns READ : Bank = 0 Row =    0, Col =   1, Data = 8282
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220955.0 ns READ : Bank = 0 Row =    0, Col =   2, Data = 9191
1 O" j; [! `4 G6 E+ j' I  F  LSDRAM_TEST_tb.mt48lc4m16a2 : at time  220975.0 ns READ : Bank = 0 Row =    0, Col =   3, Data = 3030
6 ^# h$ W* y$ n4 O" f  oSDRAM_TEST_tb.mt48lc4m16a2 : at time  220995.0 ns READ : Bank = 0 Row =    0, Col =   4, Data = 4f4f
SDRAM_TEST_tb.mt48lc4m16a2 : at time  221015.0 ns READ : Bank = 0 Row =    0, Col =   5, Data = 5e5e
- v* X0 t; v9 j0 x  r6 v% ]8 U3 ^9 sSDRAM_TEST_tb.mt48lc4m16a2 : at time  221035.0 ns READ : Bank = 0 Row =    0, Col =   6, Data = 6d6d

mengzhuhao

发现在仿真出来的波形在写与读的开始位置出有点不对劲见附图 那位用过类似器件模型仿真的说说可能的缘故

feihu612

能交流一下吗？告我你的联系方式吗
% w+ n7 D4 Y" e1 o