allegro 16.6 如何设定不同Net 短路时又不会出现DRC

finezhang

请问大虾allegro 16.6 如何设定不同Net 短路时又不会出现DRC？

yangjinxing521

晕。。乱来。。

superlish

短路肯定有DRC的，没有DRC才是有问题的。
% U1 L  u, |* ^5 l# r$ G建议最好留着DRC，你可以不用理会它，防止后面忘记了，有个DRC可以知道的

% r2 x8 s) w& D' n不同网络如果需要短接，你如果不想出现DRC，可以另起一层（非走线层）画个线短接，
但是你设置光绘时候记得把这个线设进去，否则走线层没有这个线生产出来是开路的

superlish

短接点建议可以建个封装，（记住不要开窗，这个不需要焊接的），前后网络可以不一样，中间画个线（非走线层）端接即可，光绘设置时记得把那个非走线层的线设置加进去，否则就不链接了。

finezhang

superlish 发表于 2017-5-4 13:50
短接点建议可以建个封装，（记住不要开窗，这个不需要焊接的），前后网络可以不一样，中间画个线（非走线层 ...

请教在哪层画线，出gerber时怎样添加这一层？强行连接DRC没办法出gerber
3 C7 F% r2 C& q6 P$ F* S( f/ p# G


" q2 q+ C% S' Q6 d# A

superlish

强连也可以出GERBER的
* t8 i5 X& ^! p, d) E* d6 B最好自己定义单独一层，防止和其他信息冲突
* T; ?- M' c2 ]: d" g
6 R7 z% B8 ~' W- _3 Q6 `+ j. F3 r
2 I$ o. Y5 x; |, C: N

superlish

finezhang 发表于 2017-5-4 13:58
请教在哪层画线，出gerber时怎样添加这一层？强行连接DRC没办法出gerber

, q% v7 ]5 v" \, X9 R3 l6 T请问下你这个有在原理图上有标示出来的吗？ 最好原理图也标一下，要不下次改版或者换别人做就不清楚这里强连是什么意思了，别人估计会当做短路处理了。
6 s2 o" o4 q; u2 D
8 ?+ u' _$ W  I9 f$ g1 ~

superlish

还有一种短接的，铜靠近点，弄最小间距不报错就OK，然后开钢网，一刷锡膏就连上了
- _3 e7 @; a, _8 t% N6 t/ {8 X' |

finezhang

没有明白怎样在封装里面：添加2个中间画个线（非走线层）
* p2 B$ q  c6 D333层怎样添加的

superlish

finezhang 发表于 2017-5-4 15:39
7 G( w; Y- G3 X5 ^8 z5 s4 ^, a没有明白怎样在封装里面：添加2个中间画个线（非走线层）
333层怎样添加的

! ]+ {: P! A/ p8 `  p8 L/ M4 {1 C4 @
( s9 c8 ^% m6 D. w2 z1 N7 L

红尘2938

不出现DRC自己都不知道短路了

finezhang

superlish 发表于 2017-5-4 16:14

元件如果放到底层，top和bottom层怎样区分？
* F6 r- _& N+ Y; ]$ S  x+ s

這侽孓譙悴丶

一般一个板子允许短路的地方不会很多，允许短路的地方自己做的板子自己心里很清楚，把允许短路的drc隐藏即可，搞得那么麻烦！

superlish

finezhang 发表于 2017-5-4 17:35
1 V. V3 A4 q; m7 }* ~元件如果放到底层，top和bottom层怎样区分？

) h$ q% t+ c3 v7 a2 O0 j/ X! C/ p( q不明白你要说什么？？ 放哪层就是哪层啊

finezhang

superlish 发表于 2017-5-5 19:56
不明白你要说什么？？ 放哪层就是哪层啊

已搞定，谢谢大侠耐心讲解！