Sigirty仿真的目标阻抗为什么刚开始特别大？

JLP7878 · 发表于 2017-2-24 10:43

您需要登录才可以下载或查看，没有帐号？注册

x

各位大神：Sigirty仿真的目标阻抗为什么会出现椭圆部分？

icy88 · 发表于 2017-3-27 13:42

电源芯片那边没有加VRAM模型吧，通常用一个小的电阻等效

JLP7878 · 发表于 2017-3-27 15:34

icy88 发表于 2017-3-27 13:42; e: Q+ E/ J' U& J
电源芯片那边没有加VRAM模型吧，通常用一个小的电阻等效

vrm加上了但我怀疑软件是不是没有读取？

icy88 · 发表于 2017-3-28 10:10

JLP7878 发表于 2017-3-27 15:34: x( `/ X! G, J, i7 b& k
vrm加上了但我怀疑软件是不是没有读取？

那你查下，电源通路中其他地方有开路的地方，如中间的串接电阻，电感之类的没有赋值

DaiXL · 发表于 2017-3-31 21:23

做PDS阻抗仿真需要做到几百MHz吗？我看intel Romley手册，PCB板级去耦设计只需关注1~2MHz就可以了

icy88 · 发表于 2017-3-31 15:54

DaiXL 发表于 2017-3-31 21:23) p2 p9 i! A2 H( x; ?7 v/ B3 f) J% Q
做PDS阻抗仿真需要做到几百MHz吗？我看intel Romley手册，PCB板级去耦设计只需关注1~2MHz就可以了

看芯片，有的片内去耦做的比较好，板上去耦就很轻松，但是有的厂家没有说明，通常业内默认板上去耦在100m或200m之前，再大板级去耦就发挥不出效果了

xiaoshisanlang · 发表于 2017-6-28 19:11

学习了

jmx89 · 发表于 2017-7-5 00:36

低频不用管，只需关注20~100M就好，VRM短路，低频就很低

abcdefg111 · 发表于 2017-7-21 15:23

学习了！

Dai_Xiaolong · 发表于 2018-4-9 17:40

icy88 发表于 2017-3-31 15:54
8 F2 o: p1 K2 y看芯片，有的片内去耦做的比较好，板上去耦就很轻松，但是有的厂家没有说明，通常业内默认板上去耦在100m ...

板级去耦需要做到100~200MHz？这么高，我一般都是做到几十M

miaomiao83 · 发表于 2018-5-14 10:27

阻抗不匹配

miaomiao83 · 发表于 2018-5-14 10:27

阻抗不匹配

Kaso · 发表于 2019-7-10 13:19

学习下，刚接触PI仿真

啊啊啊诺诺诺 · 发表于 2022-10-19 11:13

icy88 发表于 2017-3-27 13:420 Q& x6 n( b. q) W; z
电源芯片那边没有加VRAM模型吧，通常用一个小的电阻等效

怎么添加的呢，求指导啊

帐号		自动登录	找回密码
密码			注册

[Cadence Sigrity] Sigirty仿真的目标阻抗为什么刚开始特别大？