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本帖最后由 电子渣 于 2017-1-12 09:22 编辑
. t# k& A0 g" v" n; c" W! w% k/ g( o8 d" \% \1 Q6 S/ A
1、建立时间和保持时间的定义、原因
1 F: }8 L5 r# p建立时间（Setup time）：在有效时钟（例如D触发器，上升沿到来之前）到来之前，输入数据能够保持数据稳定的最短时间就是建立时间，其建立时间存在的原因是为了触发器将输入数据读取锁存进触发器内部，便于等待有效时间来之后能够输出；
" u" d/ Z8 K* S) h" C0 vPS:同步设计考量的是建立时间! S6 {" b& B6 p$ p* U5 Y8 u
/ M1 V, v" m/ Y8 t# B保持时间（Hold time）：在有效时钟到来之后，输入数据能够保持数据稳定的最短时间就是保持时间；其保持时间存在的原因是触发器内部的传输门（FPGA内部采用的CMOS工艺）的关闭和开始不是瞬间完成，有时间过程，这个过程需要保持稳定，才能稳定的输出数据。具体的文档解释见附件《Understanding the basics of setup up and hold time.pdf
- \0 o" O1 V3 T! Y9 r, H6 h》,其中内部结构图和传输过程如图1所示。3 X2 u" L* D8 h( J" s4 f# F
! ?, k6 b; j' y' c; O8 l0 P
file:///C:/Users/NOOBS/Documents/My%20Knowledge/temp/924d9f19-bfe3-4d03-a6dd-d284eae6e3a8/128/index_files/a65704654444ba93ee51ab33d13eef90.png ( i6 B* k8 F2 K+ g
图 1 建立时间保持时间图解 + g7 {: ~: m5 a$ c$ e
2、建立时间、保持时间在设计电路中的实际应用
7 B6 X9 A2 s3 V r2 O" i" Z7 B" T- T% R' N9 n
在FPGA设计中，经常是时序电路和组合电路相互使用，如图2所示的是一个同步设计的基本模型。4 \; d3 n% _: W3 |. S$ x# y
file:///C:/Users/NOOBS/Documents/My%20Knowledge/temp/924d9f19-bfe3-4d03-a6dd-d284eae6e3a8/128/index_files/99d6609f-f12b-4c0d-9987-1548742199c4.jpg) n/ {$ U" B. E( _& w- V# ~
3 _. X; H: {$ y# R: C. m
" U$ g- y. Q; h% w
图 2 同步设计的基本模式+ C& B1 n8 m6 U' x4 n( G
图中，Tco表示D触发器数据输出的延时，Tdelay表示组合电路的延时，Tpd表示CLK（时钟）到两个触发器的延时，Tsetup表示第二个D触发器建立时间；2 h- o2 x2 W2 @1 @4 }
如果第一个触发器的建立时间最大为T1max，最小为T1min，组合逻辑延时最大为T2max，最小为T2min，则第二个触发器的建立时间Tsu和保持时间Th应该满足什么条件？或者已知Tsu和Th，能接入的最大时钟能达到多少？. I1 C7 m$ L# j- h" }% ? F
+ ^+ @8 D3 ^! X$ P) [- E& o
下面进行时序图分析，分析之前假设两个触发器的时钟均使用了FPGA内部的全局时钟网络，即可认为其时钟延时Tpd=0；此时不需要考虑保持时间，因为数据本身的延时大于时钟延时，所以保持时间一定是满足条件的（具体的数学求算可解释）；" C! z2 a: `. r6 t9 e/ _& _
因此同步设计中重点关注考虑的就是建立时间
9 c% o4 j, Y" e( z: R0 w如图3所示的时序图：) x: @6 U, J( d0 {! ~7 Y6 L/ B
file:///C:/Users/NOOBS/Documents/My%20Knowledge/temp/924d9f19-bfe3-4d03-a6dd-d284eae6e3a8/128/index_files/23f7e9d7-bc3d-41fa-b1cd-4b66c15bebd2.jpg
7 A7 ]# u$ U) V; d5 B8 m
; u' a6 w( d% E; e* N" h% i图 3 可正确采集数据的时序图
7 r4 W+ b1 `1 G! P7 N8 T* C: `9 K& ]从图3可知，只有当T-Tco-Tdelay>Tsu时（T为时钟周期，Tsu为第二个触发器的建立时间），方可实现同步设计；从式子中也可看出D2的建立时间和保持时间和D1的建立时间和保持时间无关联，而只和输入端前的组合延时和D1的数据输出延时有关，进而说明了延时没有叠加效应。" x' ^3 T9 p1 j2 d @& H
因此可推出系统的时钟的频率应该满足的条件是：* E3 ~9 Q; v2 s; l6 o
file:///C:/Users/NOOBS/Documents/My%20Knowledge/temp/924d9f19-bfe3-4d03-a6dd-d284eae6e3a8/128/index_files/clip_image00287326624-58b9-46d0-aea2-416726d6878b.png T2max为组合延时最大的时间；6 q | R) u4 N+ z& W1 x0 n7 w
如果考虑时钟存在延时（时钟出现较大延时的多数原因是因为采用了异步时钟设计），其时序图如图4所示。2 V7 H0 S7 ^+ L) M- v; _2 u
因为建立时间和保持时间之和为时钟脉宽，所以T-（T-Tco-Tdelay）>Th，即Tco+Tdelay>Th ，而得延时就比保持时间更长了，所以不用考虑保持时间，一般情况下都是满足保持时间的条件。' A6 c4 i) E- |/ _1 M
file:///C:/Users/NOOBS/Documents/My%20Knowledge/temp/924d9f19-bfe3-4d03-a6dd-d284eae6e3a8/128/index_files/2b69bcb2-878d-4833-9597-16911e868589.jpg0 L8 M; L+ B5 p+ |' _) I
图 4 考虑时钟延时的时序 从图中可得：T-Tco-Tdelay-Tpd>Tsu 因此当存在时钟延时，其建立时间会延长，那保持时间会减少。其保持时间为Tco+Tdelay-Tpd>Th 。 1 N. [7 T% }- Q
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发表于 2017-1-12 09:17
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