HELP! Allegro package designer 问题

louis_liu

请教大家，如何在package designer里面放入一个电容，并且对这个电容进行 assign net， assign refdes？
# W# E+ r0 K" ^1 M7 X: q' f) c) Z大家都知道DIE,BGA是可以通过软件生成并且将二者的pin赋予 特定的net，但是如果要摆放一个电容在封装里面，allegro该如何实现呢？谢谢！

小蒙art黑豆

加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我13823773314欢迎交流哦

amao

加分立元件不多时，可以输出netlist, 在netlist中修改加入网表中，再import一次网表就可以了网表的格式如下，看下就明白了。

$PACKAGES
BGA ! BGA ; BGA
DIE ! DIE ; DIE
- q0 H# O% @5 f1 b$NETS
& x8 d5 y/ o) gA9_PLL_VDD ; BGA.W6 DIE.231
A9_PLL_VSS ; BGA.Y7 DIE.229
7 L  S3 M# {1 q/ O; gADACL_VOUT ; BGA.A17 DIE.55
ADACR_VOUT ; BGA.B17 DIE.57
ADAC_VAA2V5 ; BGA.B20 DIE.70
; S3 [* t) b) K( H& zADAC_VREF_NEG ; BGA.D18 DIE.67
ADAC_VREF_POS ; BGA.C19 DIE.68
7 w* z6 W$ F- U" N2 t' YD_A0 ; BGA.AB6 DIE.223
; t: O1 p/ \+ M% Q4 j  F) D- w

.......
1 C( T3 q0 U% {) z9 p

amao

等10月新办公室装修好了，后面如免费授课，如你参加的话可以现场交流

pjh02032121

小蒙art黑豆 发表于 2016-8-2 21:04
6 h; ]2 W( Z. S6 }加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我1 ...

! }" ]& K: y2 Y' d+ Q) c正解！！！！！！！

锤子米啊

对于net赋予问题，我有个疑问：
" G6 o$ S) a+ e# ^" v2 c我们做多个PIN的芯片的package symbol时（比如BGA），通过DXF或其它方式创建的package symbol实际上并没有net。
导入sip封装设计的时候，该如何来创建net？（一个个的创建很麻烦）

phoenix4301

x学习一下

denny_9

在导入 DIE 时就可以 把DIE的 net 定义好，导入sip 内，就可以有net了。

gochip

还是做个原理图吧，后面用也方便