在FPGA内手动做Delay

Wenghezhong

1. 确定要delay的信号是时钟信号还是数据信号。
如果是free running的时钟信号，频率在DCM操作范围之内，要记得使用DCM做Phase Shift。

2. 如果是V5，可以用ODELAY
- o- d  M$ V7 w
- e. C5 Q0 S2 p$ U3. 如果有一个快速的时钟，而要做一个大于一个时钟的delay，那么可以用shift register。SRL16可以将一个LUT当16个Shift register使。

4. 如果以上条件都不满足，就只好用LUT搭延时链了。
% P& Q) l' ^8 J2 b如果不要求动态改变延时长度，那么就多次使用这样的LUT：
0 H3 W3 B7 B$ b/ p% t引用
  LUT4 delay( .I0(1'b1), .I1(1'b1), .I2(1'b1), .I3(clk_in), .O(delay1) );                                    
  defparam    delay.INIT = 16'hff00;              
  // synthesis attribute INIT of delay is "ff00";   


引用
4 q8 D3 q% A: r3 E0 k5 }: L  LUT4_u0 : LUT4
& e% a; F% |) G+ O$ q  generic map (
     INIT => X"ff00")
  port map (
% E% m3 R0 X9 F" b8 o     O => delay_out,   -- LUT general output
     I0 => '0', -- LUT input
5 E- [# H1 i6 G9 w; z" r, Z     I1 => '0', -- LUT input
     I2 => '0', -- LUT input
! h* S. Q8 k: `7 W) A. L' B     I3 => delay_in  -- LUT input
9 ]5 Y3 W8 h: m3 W% G7 v1 O& S- t  );

3 |  \% N4 u8 T- e
5 Y& S: ~  ~  f9 \( f9 g) ~! @
( r. [/ H! w  P3 W5 j% t2 r如果要求能动态改变延时长度，可以用这个代码
4 n0 H9 l0 K% v- w/ o7 V3 _( {. I) b

fish1352

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9 u, R: _; `  M& `2 Y