在FPGA内手动做Delay

Wenghezhong

1. 确定要delay的信号是时钟信号还是数据信号。
( R# F7 z& _( P. d7 \0 t如果是free running的时钟信号，频率在DCM操作范围之内，要记得使用DCM做Phase Shift。

9 ?, U6 b0 U; Z, W+ W6 H" i) L2. 如果是V5，可以用ODELAY

3. 如果有一个快速的时钟，而要做一个大于一个时钟的delay，那么可以用shift register。SRL16可以将一个LUT当16个Shift register使。
# t' x+ b* j2 n- B/ j4 a
4. 如果以上条件都不满足，就只好用LUT搭延时链了。
7 R1 ]' j4 J8 j" C# a0 N# h如果不要求动态改变延时长度，那么就多次使用这样的LUT：
引用
  LUT4 delay( .I0(1'b1), .I1(1'b1), .I2(1'b1), .I3(clk_in), .O(delay1) );                                    
, U4 r( v: _) J( X  defparam    delay.INIT = 16'hff00;              
" s! ^- T$ Y- Y" M+ ^/ ~  // synthesis attribute INIT of delay is "ff00";   


引用
2 k: n' b7 Y9 F2 x* {' p+ o  LUT4_u0 : LUT4
/ ?: U' O5 X6 X  generic map (
     INIT => X"ff00")
  port map (
     O => delay_out,   -- LUT general output
     I0 => '0', -- LUT input
% R+ [, n! E- U9 S! i" p     I1 => '0', -- LUT input
     I2 => '0', -- LUT input
     I3 => delay_in  -- LUT input
  );
' p, Z# v) W7 v7 r) e* z  R" Z4 `* H
. l- M. _  H4 t1 x% |6 w% D
" x7 M: r2 R6 Q, @
如果要求能动态改变延时长度，可以用这个代码
5 j, b( z/ W/ h' e

fish1352

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$ T; \% v% ]8 l$ p+ w