在FPGA内手动做Delay

Wenghezhong

1. 确定要delay的信号是时钟信号还是数据信号。
如果是free running的时钟信号，频率在DCM操作范围之内，要记得使用DCM做Phase Shift。

2. 如果是V5，可以用ODELAY

' Z8 @( N5 w+ i5 v3. 如果有一个快速的时钟，而要做一个大于一个时钟的delay，那么可以用shift register。SRL16可以将一个LUT当16个Shift register使。

4. 如果以上条件都不满足，就只好用LUT搭延时链了。
$ [' Z3 y" L, f! h2 h如果不要求动态改变延时长度，那么就多次使用这样的LUT：
引用
7 y: F+ m9 u; g9 U( b  LUT4 delay( .I0(1'b1), .I1(1'b1), .I2(1'b1), .I3(clk_in), .O(delay1) );                                    
  t% G: E+ P+ z" z' w7 b  defparam    delay.INIT = 16'hff00;              
$ ?# z. k4 L4 y  // synthesis attribute INIT of delay is "ff00";   
# U! i$ W1 s+ E" B3 }

* @* k  y# P' h6 y  c2 U引用
2 Q3 K, |$ U8 X& A& I0 p0 [+ G  LUT4_u0 : LUT4
6 t3 B7 F' u& S8 f- m6 Q  generic map (
, Y- K) a; w5 t  ?! ], K6 x  a" X     INIT => X"ff00")
, B* S$ ?2 r3 O& ~( U$ q, B  port map (
     O => delay_out,   -- LUT general output
     I0 => '0', -- LUT input
     I1 => '0', -- LUT input
     I2 => '0', -- LUT input
     I3 => delay_in  -- LUT input
/ Q4 J% s& q. N  );
; }3 H9 J1 |+ n5 p5 {: |1 Z0 w. H
+ t& X' A, ^. o9 V, V

, N, q2 Y& ]1 u; X1 p. y* M如果要求能动态改变延时长度，可以用这个代码
5 u9 a1 z8 x7 \2 }) ?

fish1352

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