[转贴] IC设计中EDA工具

Titianyeer · 发表于 2016-5-17 14:44

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俗话说“公欲善其事，必先利其器”。
IC设计中EDA工具的日臻完善已经使工程师完全摆脱了原先手工操作的蒙昧期。IC

设计向来就是EDA工具和人脑的结合。随着IC不断向高集成度、高速度、低功耗、高性
能发展，没有高可靠性的计算机辅助设计手段，完成设计是不可能的。

先介绍下IC开发流程：
1.代码输入（design input)
用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码
语言输入工具：SUMMIT VISUALHDL
         mentor RENIOR
图形输入: composer(cadence);
         viewlogic (viewdraw)
2.电路仿真（circuit simulation)
将vhd代码进行先前逻辑仿真，验证功能描述是否正确
数字电路仿真工具：
Verolog：  CADENCE    Verolig-XL
            SYNOPSYS VCS
            MENTOR    Modle-sim
   VHDL : CADENCE    NC-vhdl
            SYNOPSYS VSS
            MENTOR    Modle-sim
模拟电路仿真工具：
            AVANTI HSpice Pspice，spectremicro
microwave: eesoft : hp

3.逻辑综合（synthesis tools)
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿
真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段
进行再仿真。最终仿真结果生成的网表称为物理网表。
综合工具：CADENCE Builtgates Envisia Ambit
      SYNOPSYS  Design Compile  Behavial Compiler

4.layout生成和自动布局布线（auto plane&route)
将网表生成具体的电路版图

layout工具：CADENCE  Dracula, Diva
5.物理验证（physical validate）和参数提取(LVS)
ASIC设计中最有名、功能最强大的是cadence的DRECULA，可以一次完成版图从DRC（
设计规则检查），ERC（电气特性检查）到LVS（寄生参数提取）的工序
工具: CADENCE: DRECULA
   AVANTI : STAR-RC
6.static timming： Synopsys Prime Time
  Power analysis WattSmith
  测试矢量生成 specman Elite4
故障覆盖率分析，
总结：
ic设计的流程大致为：
逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能
仿真--综合(加时序约束和设计库)--电路网表--网表仿真)

预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取

--SDF文件--后仿真--静态时序分析--测试向量生成

--工艺设计与生产--芯片测试--芯片应用
在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修
改，再仿真，再综合，再验证，一般都要反复好几次才能最后送去foundry厂流片。
实现方法；    IC从生产目的上可以分成为通用IC（如CPU，DRAM，接口芯片等）和ASIC(Application Specific Integreted Circuit)两种，ASIC是因应专门用途而生产的IC。

   从结构可以分成数字IC，模拟IC，数模混合IC三种，而SOC（system on chip）则成为发展的方向。    从实现方式上讲可以分为三种。基于晶体管级，所有器件和互连版图都采用人工的称为全定制（full-custom）设计，这种方法比较适合于大批量生产的，要求集成度高、速度快、面积小、功耗低的通用型IC或是ASIC。基于门阵（Gate-Array）和标准单元（Standard-Cell）的半定制设计（Semi-custom）由于其成本低、周期短、芯片利用率低而适合于批量小、要求推出速度快的芯片。基于IC生产厂家已经封装好的PLD（Programmable Logical Design）芯片的设计，因为其易用性、“可重写性”受到对集成电路工艺不太了解的系统集成用户的欢迎。他的最大特点就是只须懂得硬件描述语言就可以使用特殊EDA工具“写入”芯片功能。但PLD集成度低、速度慢、芯片利用率低的缺点使他只适合新产品的试制和小批量生产。近年来PLD中发展最活跃的当属 FPGA(Field Programmable Gate Array)器件.

   从采用的工艺可以分成双极型(bipolar)，MOS和其他的特殊工艺。硅（Si）基半导体工艺中的双极型器件由于功耗大、集成度相对低，在近年随亚微米深亚微米工艺的的迅速发展，在速度上对MOS管已不具优势，因而很快被集成度高，功耗低、抗干扰能力强的MOS管所替代。MOS又可分为NMOS、 PMOS和CMOS三种；其中CMOS工艺发展已经十分成熟，占据IC市场的绝大部分份额。AsGa器件因为其在高频领域（可以在0.35um下很轻松作到10GHz）如微波IC中的广泛应用，其特殊的工艺也得到了深入研究。而应用于视频采集领域的CCD传感器虽然也使用IC一样的平面工艺，但其实现和标准半导体工艺有很大不同。

   从设计方法可以分成自顶而下（top-down）和自底而上两种方法。top-down的设计方法

   在IC开发中,根据不同的项目要求，根据项目经费和可供利用的EDA工具和人力资源，根据代工厂的工艺实际，采用不同的实现方法是很重要的决策. （5）技术创新和紧跟潮流是IC公司良性循环的根本保证；

IC设计中所使用的EDA工具；
   IC设计的EDA工具真正起步于80年代，1983年诞生了第一台工作站平台apollo;20年的发展,从硬件描述语言（或是图形输入工具）到逻辑仿真工具（LOGIC SIMULICATION），从逻辑综合（logic synthesis）到自动布局布线(auto plane & route)系统；从物理规则检测(DRC & ERC)和参数提取(LVS)到芯片的最终测试；现代EDA工具几乎涵盖了IC设计的方方面面。

   提到IC设计的EDA工具就不能不说cadence公司，随着compass的倒闭，它成为这个行业名副其实的“老大” cadence提供了IC design中所涉及的几乎所有工具；但它的工具和它的名气一样的值钱！现代IC技术的迅猛发展在EDA软件厂家中掀起并购、重组热潮。

   除CADENCE公司以外，比较有名的公司包括mentor,avanti,synopsys和INVOEDA；mentor和cadence一样是一个在设计的各个层次都有开发工具的公司，而AVANTI因其模拟仿真工具HSPICE出名，SYNOPSYS则因为逻辑综合方面的成就而为市场认可。

   下面我们根据设计的不同阶段和层次来谈谈这些工具；

   （1）输入工具(design input)：    对自顶而下的（TOP-DOWN）设计方法，往往首先使用VHDL或是VERILOG HDL来完成器件的功能描述，代表性的语言输入工具有SUMMIT公司的VISUAL HDL和MENTOR公司的RENIOR等。虽然很多的厂家（多为FPGA厂商）都提供自己专用的硬件描述语言输入，如ALTRA公司的AHDL，但所有的公司都提供了对作为IEEE标准的VHDL，VERILOGHDL的支持。

   对自下而上的设计，一般从晶体管或基本门的图形输入开始，这样的工具代表性的有cadence公司的composer;viewlogic公司的viewdraw等，均可根据不同的厂家库而生成和输入晶体管或门电路相对应的模拟网表。

   （2）电路仿真软件(circuit simulation)：（分为数字和模拟两大类）。

   电路仿真工具的关键在于对晶体管物理模型的建立，最切和实际工艺中晶体管物理特性的模型必然得到和实际电路更符合的工作波形，随IC集成度的日益提高，线宽的日趋缩小，晶体管的模型也日趋复杂。任何的电路仿真都是基于一定的厂家库，在这些库文件中制造厂为设计者提供了相应的工艺参数；如 TSMC0.18um Cu CMOS工艺的相关参数高达300个之多；

   可以用于数字仿真的工具有很多，先期逻辑仿真的目的只是为了验证功能描述是否正确。对于使用verilog HDL生成的网表，cadence公司的verilog-XL是基于UNIX工作站最负盛名的仿真工具；而近年随PC工作站的出现，viewlogic的 VCS和mentor公司的modelsim因其易用性而迅速崛起并成为基于廉价PC工作站的数字仿真工具的后起之秀；对于VHDL网表仿真，cadence公司提供LEAFROG；SYNOPSYS公司有VSS，而mentor公司基于PC的MODELSIM则愈来愈受到新手们的欢迎。

   PSPICE最早产生于Berkley大学，经历数十年的发展，随晶体管线宽的不断缩小，PSPICE也引入了更多的参数和更复杂的晶体管模型。使的他在亚微米和深亚微米工艺的今天依旧是模拟电路仿真的主要工具之一。AVANTI是IC设计自动化软件的“英雄少年”，它的HSPICE因其在亚微米和深亚微米工艺中的出色表现而在近年得到了广泛的应用。cadence公司的spectre也是模拟仿真软件，但应用远不及PSPICE和HSPICE广泛；

   对于特殊工艺设计而言，由于它们使用的不是Si基bipolar或CMOS工艺，因而也有不同的设计方法和仿真软件；例如基于AsGa工艺的微波器件所使用的工具，较著名的有HP的eesoft等；

   （3）综合工具(synthesis tools)：    用于FPGA和cpld的综合工具包括有cadence的synplify;synopsys公司的FPGAexpress和FPGA compiler;mentor公司的leonardo spectrum；一般而言不同的FPGA厂商提供了适用于自己的FPGA电路的专用仿真综合工具，比如altera公司的MAXPLUS2仅仅适用它自己的MAX系列芯片；而foundation则为XILINX器件量身定做……

   最早的IC综合工具应该是cadence的buildgates;而Cadence最新版本的Envisia Ambit(R)则在99年在ASIC international公司成功用于240万门的设计。使用较广泛的还有synopsys的design compiler和behavial compiler;基于不同的库，逻辑综合工具可以将设计思想转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。

   （4）layout工具和自动布局布线（auto plane & route）工具    cadence的design framework是常用的基于UNIX工作站的全定制设计的布局布线软件，和silicon ensemble ，Envisia place &route DSM; （cadence的版图输入工具Virtuoso）

   （5）物理验证（physical validate）和参数提取(LVS)工具依然可以分成为ASIC和FPGA两大类。                ASIC设计中最有名、功能最强大的是cadence的DRECULA，可以一次完成版图从DRC（设计规则检查），ERC（电气特性检查）到LVS（寄生参数提取）的工序；DIVA作为其相对较弱的软件多提供给教学用途；AVANTI的STAR-RC也是用于物理验证的强力工具，而hercules则是其LVS的排头兵。如同综合工具一样，FPGA厂商的物理验证和参数提取多采用专门的软件、并和其仿真综合工具集成在一起。ALTERA的 MAXPLUS2和XILINX的FOUNDATION是这样的典型；

   （6）由于VLSI尤其是ULSI电路的预投片费用都相当的高（如TSMC 0.25um CMOS 工艺一次预投片的费用为100万美圆，而0.18um Cu CMOS 3.3V工艺的一次预投竟高达300万美圆）。因而对ASIC芯片，要求芯片设计尽量正确。最好完全消灭错误；解决功耗分析；生成用于芯片测试目的的特殊测试电路；因应这一要求，也产生了一些特殊的EDA工具，以完成诸如power analysis、故障覆盖率分析、测试矢量生成等目的。    现代VLSI特别是ULSI IC的迅速发展，正是依靠EDA工具在亚微米和深亚微米技术上的进步及其对应工艺水平的提高。应该说没有EDA工具就没有IC；
This entry was posted on TuESDay, April 25th, 2006 at 6:13 am and is filed under EE. You can follow any responses to this entry through the RSS 2.0 feed. You can leave a response, or trackback from your own site.

Titianyeer · 发表于 2016-5-17 14:45

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