tDQSS和tDQSCK区别是什么？

kobeismygod

有谁知道tDQSS和tDQSCK两个参数的区别是什么？看时序图感觉差不多啊

超級狗

; [' T6 T6 l+ ?: I2 p
. J* v7 W$ g  H5 \t_DQSS
. V6 b. L# S7 b- ?, x1 |7 n$ i9 RDQS, DQS# rising edge to CK, CK# rising edge
) q" P2 j/ ~' e/ w6 Q/ c
t_DQSCK
% ]& d6 c, l! s& m$ FDQS, DQS# rising edge output access time from rising CK, CK#

Data Strobe (DQS and DQS#)
Output with read data, input with write data. Edge-aligned with read data, centered in write data. DDR3 SDRAM supports differential data strobe only and does not support single-ended.

5 u! \1 o/ `* K, t3 n這是洋文兒，挺不好懂滴，尤其是對我這個「菜英文」。
5 I& x6 K3 v# r, C; v
+ v3 B1 F: x1 Z# {( W
, Q$ S: n- {+ w& M

kobeismygod

超級狗 发表于 2016-3-9 16:26
tDQSS
" A# L! b6 F2 ?2 MDQS, DQS# rising edge to CK, CK# rising edge

9 H) y  f. Q5 X2 Y" u- @謝大神赐教。

超級狗

. ^' V' o$ Y" p4 q

kobeismygod 发表于 2016-3-9 18:30
4 z$ ]3 F, ?" S/ L謝大神赐教。

: [! }# i0 l  e/ M這樣你就懂了？
! D8 }9 ~0 n/ i9 X
1 Q: t! }) `% h

kobeismygod

是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程中分别由controller和memory分别发出的，所以需要两个时序参数对它和CLK的关系进行约束？我没理解错吧

kobeismygod

kobeismygod 发表于 2016-3-10 09:32
是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程 ...

4 a& n) c. Q9 V% Y* X$ U呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。
. _: X! t$ c% {7 x/ t; o3 T

kobeismygod

kobeismygod 发表于 2016-3-10 13:38
呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。

$ }5 Z+ [: O, T& \1 J: \正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点
  J5 k8 R' _$ `1 ~$ P

超級狗

: C" a8 f: w; X8 y- z

kobeismygod 发表于 2016-3-10 18:05
正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点 ...

; S; }  Z+ D; T9 \! U$ o8 y我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。

- w6 j7 _: p  x$ b& e7 u一樣是從我貼的那幾句洋文兒做思考，然後我也給一個提示。

提示︰一個訊號從自己芯片產生發送出來，和從別人芯片發送過來，會有什麼差別？
$ R2 [4 K  ]0 M

0 u: b/ U( W5 \) y% Y$ Z9 ]

kobeismygod

超級狗 发表于 2016-3-10 23:39
我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。

6 K  ~. S/ P3 R  Z# r一樣是從我貼的那幾句 ...

难道是写的时候controller发出CLK和DQS之间的相位是可以自己控制的，而读的时候memory不能控制DQS与CLK的相位，所以只能用延时来约束？小弟实在愚钝，还请大神明示。

jj9981

都是大神

Head4psi

kobeismygod 发表于 2016-3-10 18:05
1 u+ [9 v- r# z; q6 ~正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点 ...

- Z. F7 K5 O8 O7 [# H' K. l8 N不常在這個版塊，既然看到了，就說明一下。
8 {* Z" m/ a2 u% V# f  X; F4 s
對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過來，當 DQ 的 Strobe，但對整個 Bus 而言，兩者都是對齊 CK 在運作，理想而言是希望 DQS 與 CK 的升沿是對齊的，但是這牽涉到 Write Leveling 的一些限制 (說明很複雜) ，所以 DQS 與 CK 可能不是對齊的，而 tDQSS 就是限制這個 "不對齊" 的容許最大最小值。由於顆粒有不同速度，而這個規格是 Clock base 的，所以它就以 +/- 0.xx CK 來規範。

而 tDQSCK 是讀的規格，讀時因為 DQS 是 SDRAM 控制輸出的，  tDQSCK 也是在限制說明 DQS 與 CK 的對齊狀況。此時 CK 還是 Controller 控制的，所以這個規格是在限制SDRAM 顆粒收到 CK 後送出 DQS 及 DQ 的時間差，這是 DRAM 顆粒內部的準備時間，所以可以用絕對時間表明。

" ~' T2 c9 e+ K, M7 [

kobeismygod

Head4psi 发表于 2016-4-1 06:52
1 g' L$ ?  o5 R$ p; _不常在這個版塊，既然看到了，就說明一下。

$ ~& J5 ]+ t; M$ Y對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過 ...

* x0 ^6 g$ ~& C: ~) J3 \* {谢回复，
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