DDR3的PCB自我练习

Monet · 发表于 2015-12-30 15:46

对接的地址线拉的太长了吧，可以尝试一下菱形打孔方式，等长蛇形绕得太近了。。。我一般用的3W，时钟差分对内等长绕得有点离谱，蛇形太大了，和其他信号线间距最好保证3W原则。

niliudehe · 发表于 2015-12-30 16:24

个人感觉 1 没有同组同层吧？ 2 拉线和绕线的时候间距是按照3w原则走的吗？ 3 数据线和地址线的线间距同层情况下是不是应该大一点？ 4 正反贴情况的时候 t 结构打2排孔还是3排孔哪个会更好一点？

流云逝水 · 发表于 2015-12-31 11:20

面线DQS和DQ没走同层

cewtf · 发表于 2015-12-31 14:49

流云逝水发表于 2015-12-31 11:204 F9 o! J. r7 ^# u3 l
面线DQS和DQ没走同层

推荐原理图里面就是这么走的，所以我也很奇怪，我个人感觉是可能为了阻抗而设定的，在表层的话比较方便设置90-100的差分阻抗。

yourjun · 发表于 2016-1-4 14:46

学习了

巧克力爱晴天 · 发表于 2016-1-7 17:00

最近也在做DDR3

alizee路人甲48 · 发表于 2016-7-28 15:53

江南电子 · 发表于 2017-4-21 15:40

文件和你截图不一样啊

ietdj2016 · 发表于 2017-10-12 14:11

感觉真的不错

6688hyc · 发表于 2019-3-11 14:03

你的等长规则是什么样的？

xiaoxiaoya · 发表于 2019-4-25 09:50

看看

cewtf · 发表于 2019-7-5 10:43

6688hyc 发表于 2019-3-11 14:03
; J8 V! v3 ]/ S0 c你的等长规则是什么样的？

以最长的线做标杆，剩余的线按照这个长度去靠拢，然后差分线统一长度，规则这块我也设置的不好，都是自己一根一根量出来的。如果有DEMO，建议直接抄DEMO。

jpw912518691 · 发表于 2022-2-25 15:48

cewtf 发表于 2015-12-28 11:22
7 Q# h/ P7 E, w0 N小弟上传文件给各位大师看看，还请多多指点，谢谢，谢谢！

楼主大成没，带带我，我是当初的你

jpw912518691 · 发表于 2022-2-25 15:50

:lol

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