信号上升沿太缓，对时序有什么影响？

964008794 · 发表于 2015-10-8 17:40

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如题，求高手解答

cousins · 发表于 2015-10-9 12:35

可能造成好几种组合的影响，看你是数据，还是参考时钟，上升沿变缓意味着电平门限延迟。
数据的话一般是建立时间减少，保持时间可能增加；
时钟的话一般是建立时间增加，保持时间可能减少；
两个都变缓，那么保持时间一般减少了；
太缓还会造成Vih，Vil时间不够，这也是间接的时序要求。

菩提老树 · 发表于 2015-10-9 12:26

就是系统时序紊乱，采样信号无法采样

964008794 · 发表于 2015-10-9 15:09

本帖最后由 964008794 于 2015-10-9 15:17 编辑

cousins 发表于 2015-10-9 12:35
, x1 k1 d' n, n/ `+ d, M+ Y可能造成好几种组合的影响，看你是数据，还是参考时钟，上升沿变缓意味着电平门限延迟。
w. P9 D) `- ^3 O1 L: }6 f) I, C数据的话一般是建 ...

很详细，多些大神的解答，我最近也在学习时序方面的知识，感觉这些基本概念的理解还是不够深刻。资料上很多都是从普通时序讲到源同步时序，对我来说，最有用的还是源同步时序，因为DDR就是源同步时序，大神最开始接触时序是怎么学习的？有什么好的方法可以把时序问题理解的更深刻吗？非常感谢

cousins · 发表于 2015-10-9 16:17

964008794 发表于 2015-10-9 15:09
* Y; P' v9 r) Q7 B* l0 }5 m* H) q9 X很详细，多些大神的解答，我最近也在学习时序方面的知识，感觉这些基本概念的理解还是不够深刻。资料上很 ...

ddr规格书中的ac timing，JEDEC规范中的ac timing

qingdalj · 发表于 2015-10-14 17:14

cousins版主回答的好详细，不知道上升沿变缓后，下降沿会怎么变？

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[仿真讨论] 信号上升沿太缓，对时序有什么影响？