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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › 以太网接口问题求助
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以太网接口问题求助

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liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

    • 签到天数: 36 天

    [LV.5]常住居民I
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    1#
    发表于 2015-9-23 15:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    问题描述如下：
    8 r8 ]! @. {$ Q' a' B" V6 n7 k. q5 a项目是分两个部分，一个核心板，一个接口板。问题就是我那个网口芯片（AR8031）在那块板上合适，分别会有什么问题，网络后期会用到千兆，所以对这个比较在意。
    2 ^) G  Y0 I; d7 J1、ar8031 在核心板上，然后引出的4组差分线通过FPC接插件接到 接口板 上，然后在接到 网口变压器上；7 P' m8 b6 Z$ t
    2、核心板直接引出 网络接口线  通过FPC接插件到 接口板上，然后到AR8031,之后到接口板的网络变压器上。
    1 S" `. g' I# l" O
    , E7 V/ E4 K( W% A, X; C- {( T# I 这两个方案有什么大的问题没有，另外哪种比较合理，希望大伙讨论下，最好说明理由% j  ~1 z1 G% P

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    liuxiang5119
  • TA的每日心情
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    2020-8-10 15:36

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     楼主| 发表于 2015-9-23 17:27 | 只看该作者
    fallen 发表于 2015-9-23 17:16
    5 Z% m) n2 w( a/ z) k# H模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。' S6 @  d3 [( G- i6 y; z
    你要把网络的弄的太长了或者转接 ...

    / ?( E- E4 L; m+ |" Y这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么   而且这些线发送和接收组内最好是等长吧    他这个频率最大125M  那么这个传输线必然会对其他信号有干扰吧   所以这个传输线我最好得加个屏蔽什么的
    3 C; C& m, _3 p% j" q; d( b$ E$ r7 r0 w( U& s# p+ _

    点评

    fallen
    RMII，百兆，CLK应该是在50MHZ 如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。  详情 回复 发表于 2015-9-23 17:35

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    liuxiang5119
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     楼主| 发表于 2015-9-25 08:55 | 只看该作者
    zlpkcnm 发表于 2015-9-24 16:12
    - n7 U5 V' F6 p0 v- R( Z; q0 h& J第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大

    0 K; f( v% b7 b5 _: k5 A按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
    8 Z! c# n& _; \第二种上边都是高速的收发线   引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的   ) \  T  V$ r" o. G3 L
    当然可能我的理解有误  ' I. f3 E& M4 a  O" a: V
    一开始使用第一种主要就是想差分对的EMC好控制   没想和网口变压器距离远近到底什么情况这个问题0 L5 h6 x/ T, {6 S, b

    % Q  n& z& a2 ~$ X! h

    点评

    zlpkcnm
    差分高速信号走内层，EMC很好控制；如果走表层好像有问题 我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，  详情 回复 发表于 2015-9-25 09:34

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    zlpkcnm

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    发表于 2015-9-25 09:34 | 只看该作者
    liuxiang5119 发表于 2015-9-25 08:55
    9 H4 h" z% s, Y$ K9 e7 c按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制  t. ]5 l2 p4 q2 G* ^  ]6 n
    第二种上边都是高速的收发线   引线必 ...

    & ]3 r) E8 D  C5 F7 ]9 L差分高速信号走内层，EMC很好控制；如果走表层好像有问题  s. L% t' D% B1 I5 Y- J" `
    ' _& H1 V) v6 e( \8 }* V
    8 s5 t% f/ {* S* h5 P5 \- n

    & E5 l+ L! r# |$ ?, _8 J! O我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。
    1 A' o# R2 G: H0 b# m

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    liuxiang5119
    理解这个现象 但是实际应用是差分线在PCB上走线大概在5cm左右，然后经过接插件到接口板上，而且接插件上的接线是可以做屏蔽处理的，总比十几根高速线引出去好吧（个人感觉）， 但是现在好多事说第2种好点，这样网  详情 回复 发表于 2015-9-25 13:31

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    fallen

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    2#
    发表于 2015-9-23 16:07 | 只看该作者
    显然是2，没啥好说的。

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    liuxiang5119
    额 好直接 不过可以给稍微解释下么 现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。  详情 回复 发表于 2015-9-23 16:37

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    菩提老树

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    3#
    发表于 2015-9-23 16:16 | 只看该作者
    版主已经说了是2，这就是2啦；至于理由的话，很显然PHY尽量离CONN近一点比较好

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    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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    4#
     楼主| 发表于 2015-9-23 16:37 | 只看该作者
    fallen 发表于 2015-9-23 16:07
    - C$ q: d* X! j5 n) v显然是2，没啥好说的。
      A0 c3 T" O; X4 N
    额   好直接    不过可以给稍微解释下么     
    + ]( O, b! _+ Y$ w$ o, w现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。3 y; [, w9 L9 T+ u

    1 Z* r$ g# b. O, O. N

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    fallen
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。 你要把网络的弄的太长了或者转接几次是不好的选择。  详情 回复 发表于 2015-9-23 17:16
    liuxiang5119
    因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现  详情 回复 发表于 2015-9-23 16:38

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    liuxiang5119
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    慵懒
    2020-8-10 15:36

    • 签到天数: 36 天

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    5#
     楼主| 发表于 2015-9-23 16:38 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:377 x9 o  x1 A8 [& @4 W/ C
    额   好直接    不过可以给稍微解释下么     
    5 {5 X% E! {1 m4 t现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...
    2 [" p/ V7 b" Y  v
    因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现# N9 r$ `- s8 V2 p+ n( x; z+ [

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    fallen

    该用户从未签到
    6#
    发表于 2015-9-23 17:16 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:37# v6 Y1 ]' w* ~& q- ], S
    额   好直接    不过可以给稍微解释下么     6 x8 W9 j7 H" \3 j1 m
    现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...
    5 v6 p; e" P7 J& l" x; o' U
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
    9 [$ {9 _: X7 ?& S" x你要把网络的弄的太长了或者转接几次是不好的选择。
    2 L& n  x" ~, `0 p5 L# s

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    liuxiang5119
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么 而且这些线发送和接受组内最好是等长吧 他这个频率最大  详情 回复 发表于 2015-9-23 17:27

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    fallen

    该用户从未签到
    8#
    发表于 2015-9-23 17:35 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:27, Q6 t* }  V  j, W$ v& A" V
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可 ...

    # P) X' P$ f5 ]! C6 P+ A. a6 ~$ yRMII，百兆，CLK应该是在50MHZ) ]4 F; \/ Q7 }/ t0 @( K
    如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。, r6 T0 \3 {/ }: z  F5 X+ z7 A

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    liuxiang5119
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  详情 回复 发表于 2015-9-23 17:38

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    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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    [LV.5]常住居民I
    9#
     楼主| 发表于 2015-9-23 17:38 | 只看该作者
    fallen 发表于 2015-9-23 17:35
    0 ~1 X5 w) f; e1 g- ERMII，百兆，CLK应该是在50MHZ
    ! h* V5 B9 i# {( Q4 V3 f, r如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。

    ; b% {5 w2 A" M这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  
    ; J! s$ K9 B) M3 s# d" Z  A
    1 L8 D8 O- e6 ]# E  x/ P

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    kevin890505
    原因版主说了。 信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣  详情 回复 发表于 2015-9-23 22:49
    fallen
    没事，放心大胆的弄。SDRAM的CLK 166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。  详情 回复 发表于 2015-9-23 17:58

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    fallen

    该用户从未签到
    10#
    发表于 2015-9-23 17:58 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38
    ' |/ ?" [6 ?2 v& u. `  T  _) x这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
    7 i( {. |3 d& a* ]8 m
    没事，放心大胆的弄。SDRAM的CLK   166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。
    , B' P: a0 `  l9 O+ D9 t1 l7 u$ X- \, i( K

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    pex857617729
  • TA的每日心情
    无聊
    2019-11-20 15:37

    • 签到天数: 1 天

    [LV.1]初来乍到
    11#
    发表于 2015-9-23 19:41 | 只看该作者
    有条件的话，可以做下网口一致性测试，看看。

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    kevin890505

    该用户从未签到
    12#
    发表于 2015-9-23 22:49 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38! j5 H% a& C* O
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
    5 [' I1 J3 ^+ q' }2 w- t+ n+ d1 v
    原因版主说了。; F* P6 b: e0 Z* q; z/ f/ ]+ P
    信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣，多层板子就走到内层去，稍微注意下，相出问题都难。
    9 B! o! X" o# [; g6 v% _

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    天天在线

    该用户从未签到
    13#
    发表于 2015-9-24 08:17 | 只看该作者
    学习的漂过

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    zlpkcnm

    该用户从未签到
    14#
    发表于 2015-9-24 16:12 | 只看该作者
    第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大
    4 q) P0 _* Y5 ]" R* q" C3 f! @+ P! u' l

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    liuxiang5119
    按照我的理解 第一种差分线对EMC影响应该最小 而且应该会好控制 第二种上边都是高速的收发线 引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的 当然可能我的理解有误 一开始使用第一种主要就  详情 回复 发表于 2015-9-25 08:55

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