以太网接口问题求助

liuxiang5119

问题描述如下：
项目是分两个部分，一个核心板，一个接口板。问题就是我那个网口芯片（AR8031）在那块板上合适，分别会有什么问题，网络后期会用到千兆，所以对这个比较在意。
! M# Q( O5 _1 P6 K2 I1、ar8031 在核心板上，然后引出的4组差分线通过FPC接插件接到 接口板 上，然后在接到 网口变压器上；
2、核心板直接引出 网络接口线  通过FPC接插件到 接口板上，然后到AR8031,之后到接口板的网络变压器上。
* D/ ~" L8 Z( _/ S3 A: h% v3 |) K
这两个方案有什么大的问题没有，另外哪种比较合理，希望大伙讨论下，最好说明理由
% y" g* \* P1 G& M

liuxiang5119

fallen 发表于 2015-9-23 17:16
; c; ~) P: k' [% \; y: B5 j模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
6 k, d6 x! o6 A7 }% Q! T你要把网络的弄的太长了或者转接 ...

* o; z/ k! s4 g! u3 T这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么   而且这些线发送和接收组内最好是等长吧    他这个频率最大125M  那么这个传输线必然会对其他信号有干扰吧   所以这个传输线我最好得加个屏蔽什么的
- R9 d4 \6 J' Z8 f

liuxiang5119

zlpkcnm 发表于 2015-9-24 16:12
+ ]% O: n. R1 H# s- u- H3 X, E* @# O第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大

+ [3 O( k, u5 o/ a按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
7 G9 O3 a% T/ V( ?+ W& B第二种上边都是高速的收发线   引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的   
当然可能我的理解有误  
一开始使用第一种主要就是想差分对的EMC好控制   没想和网口变压器距离远近到底什么情况这个问题
% i1 Y: ?) H$ l0 W9 K
1 r7 `# q+ z8 P' J3 @0 D; Q* T

zlpkcnm

liuxiang5119 发表于 2015-9-25 08:55
2 g1 L* |" x3 P5 t5 u8 V按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
% g6 `) b1 I: X& J; f5 ?第二种上边都是高速的收发线   引线必 ...

2 R+ x2 T5 V& k: v差分高速信号走内层，EMC很好控制；如果走表层好像有问题
: x- p! P+ R0 Y! z

- t; ]2 d/ S* K/ r6 A* A
我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。

fallen

显然是2，没啥好说的。

菩提老树

版主已经说了是2，这就是2啦；至于理由的话，很显然PHY尽量离CONN近一点比较好

liuxiang5119

fallen 发表于 2015-9-23 16:07
6 F  G% v- m0 W- X& ]显然是2，没啥好说的。

6 b6 w# d. V+ R. }" S4 W额   好直接    不过可以给稍微解释下么     
现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。

liuxiang5119

liuxiang5119 发表于 2015-9-23 16:37
额   好直接    不过可以给稍微解释下么     
: f. Q5 ]2 u- |& e3 [$ C# v6 J  {现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

& r/ [7 Q; ~  v' J) k2 [! [因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现

fallen

liuxiang5119 发表于 2015-9-23 16:37
: T- J# r& ]3 U8 A  |) C额   好直接    不过可以给稍微解释下么     
现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

4 ?; K9 ~- u4 x. Y- i  W6 ~: P模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
你要把网络的弄的太长了或者转接几次是不好的选择。

fallen

liuxiang5119 发表于 2015-9-23 17:27
- Z0 `  B: Z6 `) l; C+ f- l2 K这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可 ...

% Y: U, ?9 O9 }1 }! @; H/ X7 `! aRMII，百兆，CLK应该是在50MHZ
如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。

liuxiang5119

fallen 发表于 2015-9-23 17:35
RMII，百兆，CLK应该是在50MHZ
如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。

  k2 `7 k! l, J# y这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  

fallen

liuxiang5119 发表于 2015-9-23 17:38
2 W; h3 S- T3 `' n6 U' a这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M

2 x; Y5 z0 x4 [4 K/ q没事，放心大胆的弄。SDRAM的CLK   166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。

pex857617729

有条件的话，可以做下网口一致性测试，看看。

kevin890505

liuxiang5119 发表于 2015-9-23 17:38
3 e# Y  \3 N; O这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M

原因版主说了。
2 b3 @* x0 u5 r- O( _. Y信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣，多层板子就走到内层去，稍微注意下，相出问题都难。
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zlpkcnm

第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大
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