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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › 以太网接口问题求助
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以太网接口问题求助

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liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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    [LV.5]常住居民I
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    1#
    发表于 2015-9-23 15:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    问题描述如下：
    ( R8 ^2 o, C! U, ?项目是分两个部分，一个核心板，一个接口板。问题就是我那个网口芯片（AR8031）在那块板上合适，分别会有什么问题，网络后期会用到千兆，所以对这个比较在意。2 K( n3 f8 u7 S' e$ O+ B  O8 z
    1、ar8031 在核心板上，然后引出的4组差分线通过FPC接插件接到 接口板 上，然后在接到 网口变压器上；1 P  d4 A- o) P9 K8 D7 G" w
    2、核心板直接引出 网络接口线  通过FPC接插件到 接口板上，然后到AR8031,之后到接口板的网络变压器上。
    7 ^" b  m1 i7 ]1 E$ n
    ' Q+ b$ R, x$ ? 这两个方案有什么大的问题没有，另外哪种比较合理，希望大伙讨论下，最好说明理由/ S% T3 b5 {7 j( j9 y& v; z

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    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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    [LV.5]常住居民I
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     楼主| 发表于 2015-9-23 17:27 | 只看该作者
    fallen 发表于 2015-9-23 17:16
    6 q" H; I; Z; D; `% G4 _1 h模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
    " A! V7 r. B9 Y9 b- `" h- s. g* A3 S你要把网络的弄的太长了或者转接 ...
    7 B5 s8 L8 n3 O8 Q7 o1 M9 s
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么   而且这些线发送和接收组内最好是等长吧    他这个频率最大125M  那么这个传输线必然会对其他信号有干扰吧   所以这个传输线我最好得加个屏蔽什么的 2 L, i# K1 X) p6 t
    : f  M* `4 l# \9 C0 _/ E

    点评

    fallen
    RMII，百兆，CLK应该是在50MHZ 如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。  详情 回复 发表于 2015-9-23 17:35

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    liuxiang5119
  • TA的每日心情
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     楼主| 发表于 2015-9-25 08:55 | 只看该作者
    zlpkcnm 发表于 2015-9-24 16:12* y; c$ H. W7 a5 x+ q1 g
    第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大

    . {& l- B; ?4 B! B' o6 ^/ P1 X按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
    0 O. y' z' Z( l" x7 q! k第二种上边都是高速的收发线   引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的   5 Z% f; m- `' y# C9 ~
    当然可能我的理解有误  
    : d. z" o5 s, v8 v# [一开始使用第一种主要就是想差分对的EMC好控制   没想和网口变压器距离远近到底什么情况这个问题
      m1 ]8 @+ }. w5 I8 q0 E  y7 s6 [& i7 [* `

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    zlpkcnm
    差分高速信号走内层，EMC很好控制；如果走表层好像有问题 我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，  详情 回复 发表于 2015-9-25 09:34

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    zlpkcnm

    该用户从未签到
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    发表于 2015-9-25 09:34 | 只看该作者
    liuxiang5119 发表于 2015-9-25 08:55
    , `( M# g: N1 w# I+ V按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
    9 K: w4 v  ]* y) U8 v. S+ o第二种上边都是高速的收发线   引线必 ...

    # m% J8 i9 [) D# z# j0 m( a差分高速信号走内层，EMC很好控制；如果走表层好像有问题7 H% t( H3 k: P9 f  ^. w  q! d

    + J! D1 R' F* X1 j7 e& j
    8 @# p4 d0 {* o2 A+ M3 g( ^3 F
    3 ?4 o) R! O: _+ W我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。
    / R" n" N# d7 W( P/ h- l1 V1 b/ @

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    liuxiang5119
    理解这个现象 但是实际应用是差分线在PCB上走线大概在5cm左右，然后经过接插件到接口板上，而且接插件上的接线是可以做屏蔽处理的，总比十几根高速线引出去好吧（个人感觉）， 但是现在好多事说第2种好点，这样网  详情 回复 发表于 2015-9-25 13:31

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    fallen

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    2#
    发表于 2015-9-23 16:07 | 只看该作者
    显然是2，没啥好说的。

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    liuxiang5119
    额 好直接 不过可以给稍微解释下么 现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。  详情 回复 发表于 2015-9-23 16:37

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    菩提老树

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    3#
    发表于 2015-9-23 16:16 | 只看该作者
    版主已经说了是2，这就是2啦；至于理由的话，很显然PHY尽量离CONN近一点比较好

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    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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    4#
     楼主| 发表于 2015-9-23 16:37 | 只看该作者
    fallen 发表于 2015-9-23 16:07* E, E* X* Z( @+ ]
    显然是2，没啥好说的。

    3 V& L/ F1 N# t& e  ]& w. \2 N% c/ y额   好直接    不过可以给稍微解释下么     4 F' g: g7 ^  q9 B: A: u
    现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。7 `; L2 x0 X% {& B3 F# a& G

    , s" h) K+ m5 s9 J# Y# c) u' d

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    fallen
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。 你要把网络的弄的太长了或者转接几次是不好的选择。  详情 回复 发表于 2015-9-23 17:16
    liuxiang5119
    因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现  详情 回复 发表于 2015-9-23 16:38

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    liuxiang5119
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    2020-8-10 15:36

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    5#
     楼主| 发表于 2015-9-23 16:38 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:37
    . j7 E1 r+ r4 X& e' H, V8 Y额   好直接    不过可以给稍微解释下么     
    " ?$ A# O. L0 E% E5 Y7 e现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

    & d2 X3 t& O8 O5 S# @& X) i' C因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现* e4 A1 d% p0 \5 O, o2 e

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    fallen

    该用户从未签到
    6#
    发表于 2015-9-23 17:16 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:37
    % j9 c% b3 [: w' o9 P1 j6 l额   好直接    不过可以给稍微解释下么     + V' a9 s( e' G( m# |8 q" n
    现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...
    ! W0 j/ P( w! ^) J" J
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
    8 g( t( ^! I* g# v8 C你要把网络的弄的太长了或者转接几次是不好的选择。
    : R$ ~" R2 q& p( v* @

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    liuxiang5119
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么 而且这些线发送和接受组内最好是等长吧 他这个频率最大  详情 回复 发表于 2015-9-23 17:27

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    fallen

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    8#
    发表于 2015-9-23 17:35 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:27
    4 s9 h1 z) ^% W6 X/ F7 n+ j这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可 ...

    + o3 C6 C! m7 j$ n/ P! `RMII，百兆，CLK应该是在50MHZ; U* h- B0 V2 `8 t! Z
    如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
    # m' D5 r) x) f# F* e& y. U

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    liuxiang5119
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  详情 回复 发表于 2015-9-23 17:38

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    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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    [LV.5]常住居民I
    9#
     楼主| 发表于 2015-9-23 17:38 | 只看该作者
    fallen 发表于 2015-9-23 17:35& S" f. q, X" F7 Z8 C
    RMII，百兆，CLK应该是在50MHZ5 M; k! Y( T' T5 |6 ?: a8 G
    如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
    - U; ?5 U* Z8 a/ S4 ~: Z) F: F3 j' }
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  
    9 g: R6 A* v: {) I; k; v+ j& i7 l5 C; G. s; u0 ?6 t% j6 P, C" `8 \

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    kevin890505
    原因版主说了。 信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣  详情 回复 发表于 2015-9-23 22:49
    fallen
    没事，放心大胆的弄。SDRAM的CLK 166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。  详情 回复 发表于 2015-9-23 17:58

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    fallen

    该用户从未签到
    10#
    发表于 2015-9-23 17:58 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38
    - V( @; J1 G/ V7 A- b$ O8 n这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
    4 [' T- _$ B* N% ^4 ~% D/ ^
    没事，放心大胆的弄。SDRAM的CLK   166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。! a8 U% k0 {/ P

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    pex857617729
  • TA的每日心情
    无聊
    2019-11-20 15:37

    • 签到天数: 1 天

    [LV.1]初来乍到
    11#
    发表于 2015-9-23 19:41 | 只看该作者
    有条件的话，可以做下网口一致性测试，看看。

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    kevin890505

    该用户从未签到
    12#
    发表于 2015-9-23 22:49 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38) M/ S0 Y2 ~2 q6 i8 w
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
    , z9 @$ v4 K5 z- N- ^  v4 j" \
    原因版主说了。
    ( F- C/ {$ H; h- {信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣，多层板子就走到内层去，稍微注意下，相出问题都难。
    7 R. X# s! [  g8 c$ W  ~1 i* P

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    天天在线

    该用户从未签到
    13#
    发表于 2015-9-24 08:17 | 只看该作者
    学习的漂过

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    zlpkcnm

    该用户从未签到
    14#
    发表于 2015-9-24 16:12 | 只看该作者
    第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大9 r: l% `( `, Z) ^; \& q

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    liuxiang5119
    按照我的理解 第一种差分线对EMC影响应该最小 而且应该会好控制 第二种上边都是高速的收发线 引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的 当然可能我的理解有误 一开始使用第一种主要就  详情 回复 发表于 2015-9-25 08:55

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