Via 对高速信号阻抗影响

egomehoho · 发表于 2015-9-1 09:39

您需要登录才可以下载或查看，没有帐号？注册

x

关于Via对DDR3信号的影响；（1）过孔等效长度影响（时延）
（2）寄生电容，电感影响（阻抗不匹配）

以上两点，在设计时，要优先考虑哪点。

True · 发表于 2015-9-1 09:59

这两点都不用担心。速率不是很高。

cousins · 发表于 2015-9-1 11:18

第二点稍微考虑一下就好，没有那么严重。

菩提老树 · 发表于 2015-9-1 11:27

如果单从SI来考虑的话时延要求比较高，毕竟DDR3对时序要求很高，但是如true和cousins所说，DDR3没有那么严重，如果做到所有的同组线同时变化（打孔和换成），也可以多打个via。多考虑下EMC方面的措施。组可能方面的话，DDR3要求没有特别的严格。一般都能满足要求。

willyeing · 发表于 2015-9-2 08:54

各位版主回答很精辟呀

qingdalj · 发表于 2015-9-5 08:53

我只说一点，DDR3对时序要求很高，DDR4也是，这也是DDR4速率一直上不去的一个原因

egomehoho · 发表于 2015-9-6 08:48

True 发表于 2015-9-1 09:59
! |9 V: }2 u% ~ ~这两点都不用担心。速率不是很高。

现在嵌入式的 2133也是常见了。。。。。

egomehoho · 发表于 2015-9-6 08:50

cousins 发表于 2015-9-1 11:18% h5 t& T7 S* J* Z+ d; G
第二点稍微考虑一下就好，没有那么严重。

感觉是否阻抗匹配及串拢（3W）处理好，等长按设计要求处理下。都OK。

帐号		自动登录	找回密码
密码			注册

[仿真讨论] Via 对高速信号阻抗影响