7月培训心得体会

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       关注论坛培训几个月了，终于在7月成行，从广州赶往深圳参加培训。
2 d3 j* I0 J9 ?+ Z. p$ [7 G* [6 a       这次培训的主题是HDTV的设计实战，基于TI的ARM+DSP8168芯片，从布局上讲，先外而内的摆放接口器件及电路，然后根据CPU出线确定最小系统的位置。
9 k, |  Y5 _! g) `9 A% F. b一、8168板分析
+ c; v; x" j, Q1.由于要过CLASS B，表里层不可以走线，中间2层走线不够，所以将第5层抽出来做信号层,从而出现比较奇怪的叠层结构
2.双通道DDR3，采用的是fly-by拓扑结构，用眼图实例告诉我，DDR3走fly-by比T型结构更合适，波形更接近方波，信号更加平滑
2 a/ t4 u* m, V  t* _3.由于EMC对信号辐射要求很严格，机壳地与电源地不可以直接连在一起，使用高压电容或者1816磁珠，并且外壳地下面不可以有数字地信号（层间耦合走了），必须挖空
二、DDR布局布线相关知识点
: `0 T  B$ R( y# P# ?$ ~9 |  B1.VREF属于电平敏感性信号，不是电流敏感性信号
2.DDR信号内缩30-40mil（相对于参考平面），防止信号向外辐射
3.DDR3一般使用时钟线做target，等长要求一定要参考芯片手册
& P3 D$ d  e. K4.注意看主控，是否支持write leveling ，即读写平衡
8 O1 @! X; g6 v5 z% h5.阻抗控制一定要连续，不一定要50欧，40、55都可以，应该是保证信号连续不反射
) M0 P9 n9 [# M; N6.8168是0.65的球距，一般采用15_8的过孔，保证过孔单边最小距离 4mil，加工无压力
三、BGA知识
1.BGA过孔塞油
2.BGA最外2层直接扇出
3.叠层的时候，考虑层间间距尽量小，这样可以保证走线尽量细，扇出顺利
5 Z7 }. J; o2 M+ s5 l4.BGA器件周围间距3mm（推荐），最大5mm
5 F" c* ^, w) U* a( x9 [$ C" Q/ W! q5.优先走线层的选定，一般情况下，离那个参考平面近，优先作为参考平面，信号回流
( ~  s$ \: R2 u8 v* H. ~5 D四、电源知识
+ W0 G* x3 G3 a( J- t1.电源是基础，是DDR及高速信号的核心，电源的输入输出GND要连在一起，回路最小原则
2.电感平面下面不覆铜，防止有涡流产生自激
3.模拟信号用LDO,没开关噪声，利用散热，把多余的电量散出去
; _' y4 X# j& i& P! u6 J$ i: @8 c4.背面散热开窗问题，开整窗，不美观易短路，建议开小窗，美观实用
- x5 ^( ^& A* j5.电源采样电阻的放置问题，这个着重看电流的走向和干扰因素
五、千兆网络变压器的处理
4 d) h9 h( b" U* @. ]使用分离变压器，变压器底下全部挖空
" p6 Z& V, B8 N  |使用集成变压器，管脚以上挖空，LED灯走线，不覆地进去，另外，如果有GND信号，直接拉出来连接上即可
- X6 w7 |  O7 R0 {; G# y5 @; _       另外，我和我同事问了2个问题，由于6月培训，我没有参加，不知道有讲去耦电容的问题，经过杜老师讲解，推荐每个pin脚最好2个，容值相差100倍，每个电源至少一个 。
6 w1 c6 |" A# f. f7 ~6 z       后面我问了个关于PCIe的问题，经过几位大师的讲解，回来也翻看了相关知识，才深刻了解到，我们PCIe的做法是有问题的，现在手上又做了一个PCIe的项目，还是老问题，已经克服不了。但是，我已经采用其他的方式解决了，感谢几位大师的耐心解答。
. ]3 N" a, \, b2 j  [! V8 P+ W. L       在这里，借这个机会，很希望杜老师可以录一点视频，关于前期画板的准备工作，比如规则设置，叠层设置，BGA扇出评估等理论知识，后面的拉线是基本功问题，个人觉得，做layout都可以克服的，但是没那些理论知识和经验的支撑，做出来的东西质量难以保证。由于我从事的工作不是专业的layout，所以在这方面比较欠缺。


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