疑惑：USB阻抗匹配问题

xingnuolgsx

1、USB协议要求数据线的差分阻抗要满足90Ω，想问下这是指工作时候的交流阻抗还是直流阻抗？
2、目前项目中为了抗干扰，在USB数据线上各串了一个磁珠，磁珠在12MHz时候的交流阻抗大概为30Ω，如果交流阻抗要求90Ω，那么我的差分走线阻抗只要满足60Ω即可？
! x0 ]& }! r! K5 _3、看到其他产品在USB源端数据线上各串联了47Ω的电阻，这是为了阻抗匹配吧？那么USB工作时是交流信号，而电阻的交流阻抗是0，那么有作用吗？
还请各位大侠帮忙解答上面的疑惑，谢谢！

fallen

1 那个是特征阻抗，不是交流和直流阻抗
" A( v+ y+ k$ P) \$ W2 差分线依然需要满足90欧
8 @! F; y5 I+ F3 串接47R的，是USB1.0和US1.1，因为这些都是电压模式的。USB2.0以上的都是电流模式，串接的电阻必须很小，基本上都是用0R(用来吸收阻抗不连续的反射)

xingnuolgsx

fallen 发表于 2015-7-3 11:03
# j# n4 C% [- _2 b  R1 那个是特征阻抗，不是交流和直流阻抗
0 C' H6 s  A9 p, }; z- I2 差分线依然需要满足90欧
; v( Q/ w5 y) [3 串接47R的，是USB1.0和US1.1，因为这 ...

! {' R9 j, Z* |! D     目前项目发现USB数据线上加上磁珠后，抗干扰性的确变好了，但USB的兼容性又变差了，会出现个别USB读取有问题。现在怀疑是磁珠在12MHz工作时候的存在交流阻抗导致的。关于这个问题版主有什么好的建议吗？应该从什么方面着手改善呢？

Log07071222

我也想顺便请教下版主，这90欧的阻抗匹配；是只需要PCB设计的时候走线的阻抗匹配（通过SI9000计算所得，然后交于板场处理）；然后不需要端接电阻（100R）或者值端接你所说的0R电阻吸收阻抗不连续的反射。还是说既要保证差分走线的特征电阻，还必要端接100R（90R）的电阻！！

Log07071222

fallen 发表于 2015-7-3 11:03
8 F# ^4 W/ I. v" P7 T1 那个是特征阻抗，不是交流和直流阻抗
9 b* k1 N) W0 z0 O6 Q" Z/ i# c2 差分线依然需要满足90欧
4 {' M" N0 d% G) \! J9 E3 串接47R的，是USB1.0和US1.1，因为这 ...

3 U" @: U5 e' Y  Y; |( f然后再请教一下，就是DDR2/DDR3设计的文档都提到需要做阻抗匹配，
) }1 h! F4 t4 ~2 Y  S常见的就是源端50R串联匹配，消除二次反射；一种就是负载端
- V  [. Q3 G) N# `7 r8 P6 G7 \戴维南并联匹配，消除一次反射；但是看了许多的实际电路设计时，
很多使用的都是直连的；然后和通过控制走线的特征电阻
( c6 _8 @8 v* O. y* _. h' L单端使用50R，差分使用90R；这是为什么呢！！是否跟ODT设置有关，
% W- P6 Z# ], S/ P9 i6 o) b然后时钟线和 地址线、数据线走线的长度 ，相互之间有什么关系，
. _) b0 i* ?" v1 K0 S比如，时钟线略长与数据线。 还有一个蛇形走线的时候，
有没有一定的规则，比如绕几圈，多大的弧度，怎么绕；
5 y4 b8 u: Z: c7 _* m, P问题有点多，还请不不吝赐教啊！！！ 也希望其他各位大神 指点迷津！
: U) o( \  o  A7 u

Log07071222

还有 就是告诉设计时的过孔 设计原则，如果选择合适的过孔，还有如何换层！！
" A$ H* f, \3 n1 O+ m5 w上面 写错了事是 特征阻抗 不是电阻！！！还有铺铜时的网格密度选择！

yujingfa

建议楼主赶紧找本信号完整性的书集看看，好多问题

菩提老树

Log07071222 发表于 2015-7-3 11:23
然后再请教一下，就是DDR2/DDR3设计的文档都提到需要做阻抗匹配，
4 {: u6 E3 _! j# }7 I" e常见的就是源端50R串联匹配，消除二次 ...

+ M; y2 T. K. s( Z* C+ q, n是与ODT有关系。

fallen

xingnuolgsx 发表于 2015-7-3 11:15
& D/ V0 Q. L# W1 z1 b# V" t- c! e  S目前项目发现USB数据线上加上磁珠后，抗干扰性的确变好了，但USB的兼容性又变差了，会出现个别USB读 ...

8 k& l1 a; P  A% U8 b没什么好的建议，你可以不用磁珠改用共模电感试试，使用磁珠的见的少。

fallen

Log07071222 发表于 2015-7-3 11:16
我也想顺便请教下版主，这90欧的阻抗匹配；是只需要PCB设计的时候走线的阻抗匹配（通过SI9000计算所得，然 ...

& C* j& Q- M7 K' h, f( W" H- K0 m保证走线90欧阻抗匹配。
5 t/ s- O+ g" b0R只是起到部分的作用，比如不可避免的要打过孔，以及走线的阻抗不连续。
/ K8 v$ m; W5 f+ J/ q: t

fallen

Log07071222 发表于 2015-7-3 11:23
- a$ _& r( s4 L& J3 [2 l$ z然后再请教一下，就是DDR2/DDR3设计的文档都提到需要做阻抗匹配，
& o. A' W/ `& P5 r) r# ~常见的就是源端50R串联匹配，消除二次 ...

跟ODT有关系。
其他的你问问大师吧，
+ F  O0 R* K" k; C  i' s" L% Q

Log07071222

fallen 发表于 2015-7-3 13:45
跟ODT有关系。
( n5 p- j# c+ g: O! @/ ^其他的你问问大师吧，

3 c8 j6 s" B, G谢谢！！！哈哈，最近几个月　看了很多书，但是，
有些东西知道好像是那么一回事，但是又不是很确信
9 N/ t2 n$ @7 G- e  q所以需要大师　给出确切的答复

Log07071222

坐等　各路大师　继续跟进啊，贴文章　文档，
都行

lzbjinghua2010

学习了

toffee520

学习