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[Cadence Sigrity] SigXplorer中Rel Prop Delay问题

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1#
发表于 2015-3-27 15:30 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
allegro中,CPU到DDR的线,设置了XNET和T点,走线完成后,在显示等长数值的地方看 没有数值,黄色。  y* f4 x: |9 b3 [* f
有几根线的在SigXplorer中看,没有设置模板,要这么解决,坐等回复
, |8 r3 U* y# O% o- T( {2 _9 d9 O( N) x
  t1 U: g: o1 _; E" N点Cmgr图标等长处显示: # s4 }8 M; X) I# v8 B
# M& Y! n' W) L3 c
在SigXplorer查看,正确的地方为:
3 ~8 k) r* h  O4 t6 D* m, J/ r* I ' s' ?) p; H, C  K6 B

& p; O5 S$ m& R! V1 c$ D异常的网络为:- l$ d) e6 D, \" K
0 P! V" x# Z7 |) V
; O: G3 l' \. ]+ J

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2#
 楼主| 发表于 2015-3-27 15:31 | 只看该作者
就是同一组等长,设置模板没有到其中的2个网络。要怎么解决

该用户从未签到

3#
 楼主| 发表于 2015-3-30 16:54 | 只看该作者
最后用最原始的方法,删除T点和XNET再重新设置了
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