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[Cadence Sigrity] SigXplorer中Rel Prop Delay问题

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1#
发表于 2015-3-27 15:30 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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allegro中,CPU到DDR的线,设置了XNET和T点,走线完成后,在显示等长数值的地方看 没有数值,黄色。. W1 n% n8 M7 F1 B- a2 R
有几根线的在SigXplorer中看,没有设置模板,要这么解决,坐等回复
3 T/ t( J" Q) G0 v
" Z2 K9 n6 w" s0 D! W5 n( B0 l% W点Cmgr图标等长处显示: ' u& @& t& t) m; y) Y/ r1 s" x
8 l. r/ k! T& ~2 X  p+ t
在SigXplorer查看,正确的地方为:& G2 K7 Y! h- e$ I1 u

7 C; [. g- B# Y" h1 q0 f6 ?0 f: d3 Q
异常的网络为:
% x4 \9 ~$ y, g* d/ c ' N3 A; e) T9 Y  I! P
! Q2 b& H7 x3 {5 {3 w

该用户从未签到

2#
 楼主| 发表于 2015-3-27 15:31 | 只看该作者
就是同一组等长,设置模板没有到其中的2个网络。要怎么解决

该用户从未签到

3#
 楼主| 发表于 2015-3-30 16:54 | 只看该作者
最后用最原始的方法,删除T点和XNET再重新设置了
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