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[Cadence Sigrity] SigXplorer中Rel Prop Delay问题

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1#
发表于 2015-3-27 15:30 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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allegro中,CPU到DDR的线,设置了XNET和T点,走线完成后,在显示等长数值的地方看 没有数值,黄色。
/ @9 I# F0 ~' s) K: V. s有几根线的在SigXplorer中看,没有设置模板,要这么解决,坐等回复
$ K6 X( C6 |. n3 X  J7 ]1 k( X1 C: M
点Cmgr图标等长处显示: & E7 T: Z' M* ]6 x4 }
" L- A+ w+ _6 r1 K
在SigXplorer查看,正确的地方为:* s* ]+ G1 {- N$ Z  H' c& N
5 Q& y; o1 _- z4 {" J8 {; S

$ B9 z' l. ]: h4 V* i* Y3 K5 b异常的网络为:
7 \6 M: j3 N' d; c2 h  c/ O0 l4 S
* y; x. _, T* L" s' @
' x5 c% y3 E/ c8 E* M

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2#
 楼主| 发表于 2015-3-27 15:31 | 只看该作者
就是同一组等长,设置模板没有到其中的2个网络。要怎么解决

该用户从未签到

3#
 楼主| 发表于 2015-3-30 16:54 | 只看该作者
最后用最原始的方法,删除T点和XNET再重新设置了
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