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layout布局经验个人总结

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发表于 2015-3-19 17:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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前的准备:
7 H& e" {! i% y1        查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.- V3 y, k" Q+ Z/ T" X
2        Cell名称不能以数字开头.否则无法做DRACULA检查.
5 Z1 R& J8 c: k- H) y- L3        布局前考虑好出PIN的方向和位置
- \+ x' {( _2 n9 _9 t4        布局前分析电路,完成同一功能的MOS管画在一起
* Z  q/ ?, B+ N8 o* A; Q5        对两层金属走向预先订好。一个图中栅的走向尽量一致,不要有横有竖。
, T# Q9 E: ^# I; ~6        对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.
. ~( {8 B4 T4 y% ^7        在正确的路径下(一般是进到~/opus)打开icfb.
/ Y) Y% t" _5 s$ K3 J/ m( o4 `8        更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.+ [4 I! L6 q9 ^4 x3 f- T
9        将不同电位的N井找出来.1 I3 A+ m6 U7 I
- R6 v+ T" W2 i! T$ q; f
布局时注意:( K3 Z1 ~% r3 ^: N" |- A/ v
10        更改原理图后一定记得check and save9 X) k8 V: o+ h* C9 x, r
11        完成每个cell后要归原点
, P1 r. \/ y" L5 I- `% Q) Z6 e12        DEVICE的 个数 是否和原理图一至(有并联的管子时注意);各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后,会对布局有大概的规划,先画DEVICE,(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关).
; r- f* V2 Z3 ^, F13        如果一个cell调用其它cell,被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来,要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。8 w' G7 O. L! F  r" k% l
14        尽量用最上层金属接出PIN。2 a4 `7 C0 T4 Q2 S0 H  q$ l  `
15        接出去的线拉到cell边缘,布局时记得留出走线空间.; B, @2 ~0 j+ ?) `, u6 m* R! e4 Z6 P
16        金属连线不宜过长;9 Z* @3 V( u7 f( M, K
17        电容一般最后画,在空档处拼凑。" c- }% M/ `' S3 v7 l: N
18        小尺寸的mos管孔可以少打一点.0 E- O: }# X$ Z1 N
19        LABEL标识元件时不要用y0层,mapfile不认。- f2 ^' I0 N8 `( {' F& f+ v; O
20        管子的沟道上尽量不要走线;M2的影响比M1小.
' {3 Y' ?( v. A9 ?21        电容上下级板的电压注意要均匀分布;电容的长宽不宜相差过大。可以多个电阻并联.. W8 T) H# K3 V1 n
22        多晶硅栅不能两端都打孔连接金属。; @  Y3 F  A" p+ v$ C
23        栅上的孔最好打在栅的中间位置.
) u- H4 N/ a+ Q" B. |24        U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.$ n, W8 b+ d" B7 k
25        一般打孔最少打两个+ x' _' K% d8 r7 w  x( q& Y9 e: e
26        Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.
8 Z7 p, E- h# X! ^27        薄氧化层是否有对应的植入层
8 @' m" s! f9 A" W; Y) j28        金属连接孔可以嵌在diffusion的孔中间.
* {5 W7 n' s0 ~+ M, Y1 ^' A4 r29        两段金属连接处重叠的地方注意金属线最小宽度
% S  m8 O6 s) W+ x2 s30        连线接头处一定要重叠,画的时候将该区域放大可避免此错误。
- A1 @/ ~& V" r4 d3 b8 ~$ X. t31        摆放各个小CELL时注意不要挤得太近,没有留出走线空间。最后线只能从DEVICE上跨过去。1 ]4 L% V; Y# D4 j
32        Text2,y0层只是用来做检查或标志用,不用于光刻制造.6 ~6 B' W+ T4 {* l/ o
33        芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。
* G% o0 a; `; K  U3 O0 ?34        Pad的pass窗口的尺寸画成整数90um.
3 c7 _/ _9 @" j% q. F9 J35        连接Esd电路的线不能断,如果改变走向不要换金属层% q) m' h# q- Q. L4 {# A
36        Esd电路中无VDDX,VSSX,是VDDB,VSSB.
$ }/ n5 o. P2 v" w37        PAD和ESD最好使用M1连接,宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上打。8 U% V# w  z7 u, H2 D  d: D" o, ?
38        PAD与芯片内部cell的连线要从ESD电路上接过去。/ `* \7 i- r& x
39        Esd电路的SOURCE放两边,DRAIN放中间。
" ~; X  P4 p: `: \40        ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.6 E% f/ J( |& ~2 `2 Q& p6 l
41        ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。
$ H$ b# M+ v  I42        大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.
; O& G% N  O7 B$ U9 n43        NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.2 \; K1 K! }# f1 u6 f
44        只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路?上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用.
+ S: t4 ?+ R% ]1 E* Z45        摆放ESD时nmos摆在最外缘,pmos在内.4 p9 ~9 `/ c. A- f4 a
46        关于匹配电路,放大电路不需要和下面的电流源匹配。什么是匹配?使需要匹配的管子所处的光刻环境一样。 匹配分为横向,纵向,和中心匹配。9 a+ {8 J8 U5 Q
1221为纵向匹配,12为中心匹配(把上方1转到下方1时,上方2也达到下方2位置)
! {* J) T9 h0 c1 t& W7 w                 21
# T( ]! N/ X, g中心匹配最佳。5 n6 Z) w, ?+ {6 e) N5 o1 ^
47        尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.4 K+ q/ v# l* J& Z. q
48        在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个poly gate的间距等于poly gate之间的间距.: I( L( L& x' a9 z% H" Q
49        电阻的匹配,例如1,2两电阻需要匹配,仍是1221等方法。电阻dummy两头接地vssx。
/ s0 {  b- H& H; b$ I7 {50        Via不要打在电阻体,电容(poly)边缘上面.
5 X. Z" ^  ?, t- f51        05工艺中resistor层只是做检查用& k) r6 L# b' V* I% p
52        电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.* F' I2 s, l/ X% I) M- E/ w* j% g6 X
53        电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.
; Q" W2 \' Q# |' g54        电容的匹配,值,接线,位置的匹配。  B& e% k+ q4 @9 k% R, I  y7 Y
55        电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.
" E7 k. F. W4 @3 e+ w56        关于powermos
/ w0 h+ ]2 P' {/ t①        powermos一般接pin,要用足够宽的金属线接,
$ y' q/ A5 X5 ^. f) K$ f( B# ^②        几种缩小面积的画法。! H0 o9 _  N; Y- n
③        栅的间距?无要求。栅的长度不能超过100um9 L: v, ~5 l4 h0 ~
57        Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).
  g1 T: a, N6 A  u) A& p$ ]3 d58        金属层dummy要和金属走向一致,即如果M2横走,M2的dummy也是横走向
8 n* o7 F- c* y59        低层cell的pin,label等要整齐,and不要删掉以备后用.0 _/ q6 V8 o$ @0 K
60        匹配电路的栅如果横走,之间连接用的金属线会是竖走,用金属一层,和规定的金属走向一致。
% Q. H1 l7 x2 s3 X61        不同宽度金属连接的影响?整个layout面积较大时影响可忽略.+ [5 q" o, G: ?2 _
62        输出端节电容要小.多个管子并联,有一端是输出时注意做到这点." a# F' z/ ]. A* G0 n" F# F% _
63        做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.
0 d: }" E: @8 ]7 I1 v( e64        最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)
- l" C  }, X- p9 s" e' _65        为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.
1 O  \8 s# m$ ^# _* ?66        金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.& P# |  v) o* I9 j7 p1 w
67        如果w=20,可画成两个w=10mos管并联
& o6 V9 l: }0 X0 P68        并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.
- O$ m. f- l: G( Q% K/ C. B# f9 `1 f; E# l& ~
出错检查:$ I: a- a/ B  @2 a  n1 D& P8 Q
69        DEVICE的各端是否都有连线;连线是否正确;3 }; @, r7 l4 [! m% o8 a
70        完成布局检查时要查看每个接线的地方是否都有连线,特别注意VSSX,VDDX% O6 H& f( |0 u0 X/ o
71        查线时用SHOTS将线高亮显示,便于找出可以合并或是缩短距离的金属线。& M" m, ?0 Q( C8 ?4 R- j
72        多个电阻(大于两根)打上DUMMY。保证每根电阻在光刻时所处的环境一样,最外面的电阻的NPIM层要超出EPOLY2  0.55 um,即两根电阻间距的一半。" ]. L: m$ Z4 T5 b9 E
73        无关的MOS管的THIN要断开,不要连在一起0 h. A! X, T: o
74        并联的管子注意漏源合并,不要连错线。一个管子的源端也是另一个管子的源端! B3 F# v4 q1 k' }3 s4 s! j
75        做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.: @+ u4 ^- y! a$ J$ d/ A
76        大CELL不要做DIVA检查,用DRACULE. 9 f/ k' |  s: e. H
77        Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.  P, M/ c. L( Z2 D! o4 L
78        消除电阻dummy的lvs报错,把nimp和RPdummy层移出最边缘的电阻,不要覆盖dummy
  Z' \( u4 s  n* R; x4 s+ s  _* I79        06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.& ~9 g( ~$ _9 f  q& c
80        最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了.
3 s9 \. q: R& G$ Y# ]81        Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱.
3 g$ p$ l" T2 ~7 ^; V82        DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.$ |5 r# j( R( @2 O, _( m& h
83        做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间.
+ r6 k% ~  k0 o1 u: C) z
6 }( `! g7 b  p7 V/ ^- c容易犯的错误
4 m  ?* M' ?) n  m- X  v8 L: J84        电阻忘记加dummy
( H# ?! P1 W! A. _4 g0 k85        使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏.; G8 V9 K; c( ?# O( B3 B/ T
86        使用strech功能时错选.每次操作时注意看图左下角提示.
2 K+ a+ t; A3 y6 t1 o2 R87        Op电路中输入放大端的管子的衬底不接vddb/vddx.
8 L- ~* t# O5 Y% O0 y  j88        是否按下capslock键后没有还原就操作. c2 a$ q( e' L  d& n9 H
) T& h, f7 O0 k6 p7 W4 D2 J- Z: \
节省面积的途径9 Y' H3 ^0 s  V$ f0 N* t
89        电源线下面可以画有器件.节省面积.& ~6 S: p$ V* _: l
90        电阻上面可以走线,画电阻的区域可以充分利用。
1 t0 f- W" l/ p91        电阻的长度画越长越省面积。
/ j- C$ _6 ]/ r& M92        走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.# q# j/ B; h( {
93        做新版本的layout图时,旧图保存,不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连,可以从更改连线入手,减小走线面积。+ R1 o. M# d4 g( s
94        版图中面积被device,device的间隔和走线空间分割。减小面积一般从走线空间入手,更改FLOORPLAN.   谢谢大家看到这里!!!

该用户从未签到

2#
发表于 2015-4-1 14:21 | 只看该作者
FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF

该用户从未签到

5#
发表于 2015-4-3 13:50 | 只看该作者
楼主写这么长 & p% ~& A  z5 F; @) m7 p
实际上可以书写成文档
( a9 b& K- M! Z/ _7 h这么长 5 }% |, q! n* ^. I0 j8 @
我估计看的人不多   b: N9 i4 h" i. H  U! {7 C
只是描一下   S& x3 l. ^5 M1 \
看说了些什么而已

该用户从未签到

6#
发表于 2015-4-13 17:06 | 只看该作者
感觉看的懂一部分。
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