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前的准备:
/ P' j7 n+ C) k4 d1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
& ]5 X( R8 l' k0 O: H4 \# _2 S2 Cell名称不能以数字开头.否则无法做DRACULA检查.2 e6 g; E! d* ?) {# C* G. T1 U
3 布局前考虑好出PIN的方向和位置
5 E# T* M6 y( ^% O, H4 布局前分析电路,完成同一功能的MOS管画在一起9 g3 g" \7 O# S$ e6 O! l' C4 ] O
5 对两层金属走向预先订好。一个图中栅的走向尽量一致,不要有横有竖。7 L8 a+ v5 Q- b
6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.6 h/ j) w0 u' H6 z( ^8 g ?. I" q
7 在正确的路径下(一般是进到~/opus)打开icfb.7 d% T5 k$ H6 |8 e' z
8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.% F |0 X1 t7 m" i
9 将不同电位的N井找出来.
: x( `7 d6 Z1 S$ U8 N9 M
; a& d# q4 f8 r3 U k布局时注意:+ ^% ]/ o' U6 e" f2 E: H5 { c% E- I
10 更改原理图后一定记得check and save6 m n! |# X7 @* S0 h% S! m& N1 f
11 完成每个cell后要归原点
+ Q w! A4 u3 G- j. E12 DEVICE的 个数 是否和原理图一至(有并联的管子时注意);各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后,会对布局有大概的规划,先画DEVICE,(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关).; d Y* s& Z2 U9 q
13 如果一个cell调用其它cell,被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来,要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。9 [* b% S, T% S* q
14 尽量用最上层金属接出PIN。' }/ A `* F+ q7 {4 b9 Z* b- ~' \
15 接出去的线拉到cell边缘,布局时记得留出走线空间.4 Z3 n4 T9 v" i' E* R' |
16 金属连线不宜过长;
3 r0 x8 x# ~# J5 a17 电容一般最后画,在空档处拼凑。
2 ]4 w3 Z- K2 q. b* w18 小尺寸的mos管孔可以少打一点.4 h4 b6 R7 O' O$ K
19 LABEL标识元件时不要用y0层,mapfile不认。
B' q9 I. y3 u9 R9 h20 管子的沟道上尽量不要走线;M2的影响比M1小.
" d4 Z( e* y# g# m21 电容上下级板的电压注意要均匀分布;电容的长宽不宜相差过大。可以多个电阻并联.
& C% U2 D4 q$ O' {5 i; f22 多晶硅栅不能两端都打孔连接金属。
6 ]: l! k; P- R23 栅上的孔最好打在栅的中间位置.
/ |: j8 X; s+ T% E6 C' I2 A$ V24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.
6 `) Y3 L X4 u) q3 S# g Z+ z8 X. c25 一般打孔最少打两个. K$ y' {/ m: q# a$ ]
26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.
9 i* u, W- M1 s. ]3 z, J27 薄氧化层是否有对应的植入层
0 w5 a3 L; {' A0 }- E28 金属连接孔可以嵌在diffusion的孔中间.9 v0 t2 h) ]) ?" m) Z
29 两段金属连接处重叠的地方注意金属线最小宽度
% Q h5 @; E& ]$ A& U30 连线接头处一定要重叠,画的时候将该区域放大可避免此错误。
! H B* m7 Z) M+ `- @, j0 V7 E31 摆放各个小CELL时注意不要挤得太近,没有留出走线空间。最后线只能从DEVICE上跨过去。
( W7 c' x5 R/ p32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.
$ I0 _: `. O4 V3 z2 ]6 u x A33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。
6 p L- p5 k3 @# S34 Pad的pass窗口的尺寸画成整数90um.+ a# Q. M, } K6 o8 Q1 P5 o
35 连接Esd电路的线不能断,如果改变走向不要换金属层
9 U0 o5 S$ g/ {2 |0 H36 Esd电路中无VDDX,VSSX,是VDDB,VSSB.
! Z. O8 M7 Y5 y37 PAD和ESD最好使用M1连接,宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上打。
2 l A/ V* x7 v& v8 H# U% F38 PAD与芯片内部cell的连线要从ESD电路上接过去。( x! F9 M, c( j7 u9 P2 ~
39 Esd电路的SOURCE放两边,DRAIN放中间。% H* E; v6 @& C7 Q+ ~
40 ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.0 O: x7 O+ b v4 D1 A9 J, v! j
41 ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。
6 F1 H" G: j a6 l9 g7 f, M4 K9 M42 大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.& h5 g. m+ {$ G X& t' O* r
43 NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.$ Q) b* b4 x- N6 X& v+ L
44 只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路?上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用., I2 G) e8 ^1 e/ X4 u, C
45 摆放ESD时nmos摆在最外缘,pmos在内.% ~' x" e; J4 x' U* x5 Q1 @. i0 q9 W3 N
46 关于匹配电路,放大电路不需要和下面的电流源匹配。什么是匹配?使需要匹配的管子所处的光刻环境一样。 匹配分为横向,纵向,和中心匹配。& M% N! V" ?8 q# A
1221为纵向匹配,12为中心匹配(把上方1转到下方1时,上方2也达到下方2位置)
' D3 {0 R/ ?' J& ^ 21
% b: ~5 E) ^6 d4 |) M中心匹配最佳。
1 p, i5 c2 w: X: \' g/ n) ]/ q' c1 l47 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳. K X* _5 G" C, ?
48 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个poly gate的间距等于poly gate之间的间距.
( N9 I5 L# V% Z* ^49 电阻的匹配,例如1,2两电阻需要匹配,仍是1221等方法。电阻dummy两头接地vssx。
! e! S( r# j% {- a) D50 Via不要打在电阻体,电容(poly)边缘上面. E# v9 M- E) _2 `/ I- x5 M3 X/ _
51 05工艺中resistor层只是做检查用0 g" O, p) h( m+ W! ^$ ^
52 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.# i! O- D* d c) J1 V, T/ D- J) w' c) E
53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.
" c) G! O2 R" |7 ?' y' M54 电容的匹配,值,接线,位置的匹配。
& n, l( q& x* U55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属. n! F/ d( Y9 Z( ]; x) L
56 关于powermos
$ U1 K5 ?8 g3 _) }& s① powermos一般接pin,要用足够宽的金属线接,
% U6 O" ?3 o* @+ [② 几种缩小面积的画法。+ Z$ _' h- D3 E1 Y5 C% C
③ 栅的间距?无要求。栅的长度不能超过100um
1 t( c- D S: y4 ^57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).$ q, x/ J) l# H" I" w/ L3 R/ E
58 金属层dummy要和金属走向一致,即如果M2横走,M2的dummy也是横走向
6 J8 S" m& F5 \8 m! P* n59 低层cell的pin,label等要整齐,and不要删掉以备后用." g% w; K; E: X. ]( N* j: T9 u4 o
60 匹配电路的栅如果横走,之间连接用的金属线会是竖走,用金属一层,和规定的金属走向一致。
) E: C0 K% o3 x* Z* I t: C61 不同宽度金属连接的影响?整个layout面积较大时影响可忽略.
$ M$ w8 ]/ X) i( y2 Z62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.) D3 U. D) k/ C$ @* D' g* r2 e3 {: c
63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快. H; b+ j6 ]1 t# }8 H
64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)$ v" P( e2 Q; Z! m
65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.
2 T8 T4 ~# v' b8 E66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角./ s4 b3 H I. c, Z6 D
67 如果w=20,可画成两个w=10mos管并联
- D+ y1 T) }6 y/ u/ v3 H3 S) a68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.
% g6 R' S1 F" _/ a$ U5 H g
+ u6 Y0 B# F0 T5 V: G! Y出错检查:$ S/ K6 Y# Q7 S9 S k* |
69 DEVICE的各端是否都有连线;连线是否正确;
- | n% b E$ m; x70 完成布局检查时要查看每个接线的地方是否都有连线,特别注意VSSX,VDDX0 U. u0 k3 T6 G8 _# v
71 查线时用SHOTS将线高亮显示,便于找出可以合并或是缩短距离的金属线。
) w/ c! q* E' [2 l b& N \) c7 B; N72 多个电阻(大于两根)打上DUMMY。保证每根电阻在光刻时所处的环境一样,最外面的电阻的NPIM层要超出EPOLY2 0.55 um,即两根电阻间距的一半。
8 N. F* N* c9 k0 [& x- H( X4 C73 无关的MOS管的THIN要断开,不要连在一起
/ Z* v) Y4 H: s4 x3 g74 并联的管子注意漏源合并,不要连错线。一个管子的源端也是另一个管子的源端
9 E! ?9 q7 I# Q3 V3 t9 Q75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.3 \6 C+ k7 ~) K$ V
76 大CELL不要做DIVA检查,用DRACULE.
! Q) M8 _ s" H6 J3 Y9 @, `( @77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.
% v: w7 ^. d4 A& v" Z$ y$ \2 l78 消除电阻dummy的lvs报错,把nimp和RPdummy层移出最边缘的电阻,不要覆盖dummy: }! s Y9 B) i) \. }
79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.: Y& k4 k+ v5 f2 b! _- M: V% A
80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了.! U5 D# V" |% N; }! o3 K
81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱.. Q# ]" h8 @7 R7 t
82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.
8 t) Q* H) a$ d, }83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间.
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' {! y/ `% `! G) y% c8 @0 f容易犯的错误2 Q/ {, r0 I" E4 l) D0 C0 ~2 m
84 电阻忘记加dummy0 w+ ?- z4 L4 t
85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏.: z1 h9 h2 ?) I
86 使用strech功能时错选.每次操作时注意看图左下角提示.0 [7 X; C; f; g o0 G/ _
87 Op电路中输入放大端的管子的衬底不接vddb/vddx.9 a' C, a0 m& c; @
88 是否按下capslock键后没有还原就操作
! |% u* w5 ?# y2 O' ~5 e3 S I
. a9 K2 A/ k" P4 D3 |; `) K' X节省面积的途径) {* i( o. l; h7 l. b R. m/ u9 J; N
89 电源线下面可以画有器件.节省面积.% z2 n7 k p" t9 F
90 电阻上面可以走线,画电阻的区域可以充分利用。
3 J$ J; M, g: ~( G" _91 电阻的长度画越长越省面积。
. u, s- x9 `/ }0 @7 D2 w8 a7 I92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.
% F' |1 K9 o. ~93 做新版本的layout图时,旧图保存,不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连,可以从更改连线入手,减小走线面积。
W! O( G a H# M94 版图中面积被device,device的间隔和走线空间分割。减小面积一般从走线空间入手,更改FLOORPLAN. 谢谢大家看到这里!!! |
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