DDR3详解....各种技术参数

若华110

david.dan 发表于 2015-3-12 14:56
昨天在科学园的课程很精彩，顶一个

影响力  超级大

xo_brandy

周三的讲座不错。期待中

shark4685

Fly-by的时钟拓扑结构
- k$ G4 D7 J4 y8 r$ aDDR3采用菊花链式的结构，能支持更快的速率。



DDR2经典结构的T型的拓扑
( m2 T' ?* @4 p
7 h4 h, ~6 _0 Q
) g1 a/ S5 C! q# C7 E5 a

shark4685

Write Leveling 机制

因为DDR3为了更好的信号质量，达到更高的速率，采用了fly-by的拓扑结构，时钟到各片的物理距离变的不一样了，所以一般DDR3内存控制器设计了一种叫做Write Leveling的机制，其作用就是在芯片内部进行时钟和数据/Strobe间的延时。
, p, j( t' ~! A
在系统初始化的过程中，控制芯片与SDRAM通过数据信号进行通信（training)，控制芯片根据收到的反馈信号进行内部延时调节，很显然，控制芯片到每一个SDRAM的延时都会不一样。
5 V5 F& J& U6 q
通过这种机制，使得每个SDRAM看到的时钟，数据和STROBE信号，就跟在DDR2看到的一样。

shark4685

TVAC的要求：

DDR3信号必须在VIH(ac)以上，VIL(ac)以下保持一定的时间
这段时间叫做TVAC，它是跟信号的速率相关的
' p6 T5 i7 J3 c! d即使时序裕量是不满足，TVAC的要求也必须满足。


- f9 ], \, c* w* t+ q* N

红孩儿

加油，楼住，好像理解起来越来越难了。基础不好啊。

ccnow

顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

红孩儿

ccnow 发表于 2015-3-13 21:35
2 q' F: ^/ p; y, U( P顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

sorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义

4 a% j/ B) F' u' z3 g: m

5 n/ p! b  x6 [, N9 E: G9 ?NOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
1 I0 t; z# v& x3 }9 ?TANGENT LINE 是切线
9 A) f7 Z: K2 N9 w. m" h8 b
9 o7 h- V/ `4 E: }5 J上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。



" }( z1 m% U1 n# F5 T

JOBS

不懂，顶版主。。

shark4685

sorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义
$ Y! u2 w. g; P9 E9 c
5 v6 z8 R- _# ?& ?4 _, dNOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
TANGENT LINE 是切线

上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。
% F# Q- M% `: |' r# {8 E* i5 m

shark4685

: ?' F' w/ a8 l" `3 }& |, ODDR3的突发长度（Burst Length，BL）

由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，
而对于DDR2和早期的DDR架构系统，BL=4也是常用的，
; i! I$ m3 [- c* F! SDDR3为此增加了一个4bit Burst Chop（突发突变）模式，
: @/ N4 Y+ r+ i4 x, @3 O即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，
届时可通过A12地址线来控制这一突发模式。而且需要指出的是，
- t+ M+ r" H, A/ t& q任何突发中断操作都将在DDR3内存中予以禁止，
" j; O4 P, f' T( w3 r/ S6 @$ m且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。
4 c2 X. y7 I- f7 o8 D

himonika

必须仔细听课。

lzwandny

顶顶顶

elenin

感谢楼主分享～～～～～

qingkong0709

能解释一下DDR4就好