DDR3详解....各种技术参数

若华110

david.dan 发表于 2015-3-12 14:56
昨天在科学园的课程很精彩，顶一个

影响力  超级大

xo_brandy

周三的讲座不错。期待中

shark4685

Fly-by的时钟拓扑结构
DDR3采用菊花链式的结构，能支持更快的速率。
1 W( B1 Q. o4 l) z

( i" k6 w8 r+ z# R9 D1 s* I/ D
DDR2经典结构的T型的拓扑
: ]) O$ t8 ]& c0 e. Q
% c" ^" ^, w3 a8 i. A- j
6 d/ w0 J$ r8 k, L# ]

shark4685

Write Leveling 机制

  y2 g# j3 _7 _1 g因为DDR3为了更好的信号质量，达到更高的速率，采用了fly-by的拓扑结构，时钟到各片的物理距离变的不一样了，所以一般DDR3内存控制器设计了一种叫做Write Leveling的机制，其作用就是在芯片内部进行时钟和数据/Strobe间的延时。
2 }' ]/ B! y8 b8 g2 P2 `9 V3 M
在系统初始化的过程中，控制芯片与SDRAM通过数据信号进行通信（training)，控制芯片根据收到的反馈信号进行内部延时调节，很显然，控制芯片到每一个SDRAM的延时都会不一样。

, B6 O8 K4 n, w4 N( P通过这种机制，使得每个SDRAM看到的时钟，数据和STROBE信号，就跟在DDR2看到的一样。

shark4685

TVAC的要求：
# ]3 k1 d8 _' }' A' J
DDR3信号必须在VIH(ac)以上，VIL(ac)以下保持一定的时间
7 S! u5 F2 @# L7 u2 ^0 P这段时间叫做TVAC，它是跟信号的速率相关的
% J& B- I3 ]) [" T即使时序裕量是不满足，TVAC的要求也必须满足。
+ Q5 X! p' s9 y" Z5 ?4 N( W
/ A$ r' o+ K8 d/ K' x
+ |' R4 x: v( L: @

红孩儿

加油，楼住，好像理解起来越来越难了。基础不好啊。

ccnow

顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

红孩儿

ccnow 发表于 2015-3-13 21:35
" G0 `* h6 I9 c4 r* B/ A" {顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

sorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义



NOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
: @  |, _9 J: H  R8 ]  w2 n; ]; UTANGENT LINE 是切线
* ~8 A* V( D+ m3 u6 l
上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。
+ g+ x6 z" ]( m6 @% H

: J/ Q1 i1 Y  u: t
" {& C6 _- m; \( a

JOBS

不懂，顶版主。。

shark4685

sorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义

/ y" R5 C4 R" @* _7 `9 L" ANOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
TANGENT LINE 是切线
0 E, y. w4 B" p: W
上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。

shark4685

% v( }5 }8 l8 K% D" B( h" Z
) A8 i2 Z; q5 C0 N- TDDR3的突发长度（Burst Length，BL）
" q8 h- C7 m* V% g9 W2 R- i" y
由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，
; s( p# k7 e8 Y而对于DDR2和早期的DDR架构系统，BL=4也是常用的，
DDR3为此增加了一个4bit Burst Chop（突发突变）模式，
即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，
届时可通过A12地址线来控制这一突发模式。而且需要指出的是，
任何突发中断操作都将在DDR3内存中予以禁止，
且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。

himonika

必须仔细听课。

lzwandny

顶顶顶

elenin

感谢楼主分享～～～～～

qingkong0709

能解释一下DDR4就好