cadence allegro 原理图升级pcb问题

xiyuziju

制作PCB过程中（元器件已经摆放的差不多了），发现原理图的一些器件可以省略，我就直接从PCB和原理图上删除了，但是我怎么能够对原理图重新生成网表导入网表，怎样才能保证PCB已经画好的器件位置不变，而只是位号发生变化？
比如电容C111重新排序后，变成了C80，想使C111的器件坐标位置不变，而位号变为C80！！

rock_li29

原理图上器件位号变了，正常导入网表，原来的器件是要飞掉了。如果器件在原理图的坐标不变，可以通过SKILL来恢复器件原来的位置。

xiyuziju

我用的版本是cadence 16.6 导入更新的网表出现错误： ERROR: "Retain electrical constraint on net" (retain_cns_on_net) mismatch between schematic (YES) and design (NO). Schematic must agree with design. #1   ERROR(SPMHNI-175): Netrev error detected. #2   Run stopped because errors were detected

xiyuziju

rock_li29 发表于 2014-12-23 11:14
$ L1 v3 Q, p, J) x  w原理图上器件位号变了，正常导入网表，原来的器件是要飞掉了。如果器件在原理图的坐标不变，可以通过SKILL ...

8 |! I8 ~* ~. N4 L! L我已经提前都删除了（PCB和原理图中），重新生成网表，然后再导入，然后就出现了错误

xiyuziju

怎么能够实现原理图和PCB的实时更新啊，大家有没有什么好的方法？

rock_li29

你调入网表的方式是？勾选了那些项？截图来看看。

xiyuziju

rock_li29 发表于 2014-12-23 13:47
+ C! O4 F! u/ @, H( V6 i你调入网表的方式是？勾选了那些项？截图来看看。

* K, ]3 d! r" d  [这是我导入时的选项
8 `7 Z7 K$ e( s( o

rock_li29

你勾上lgnore FIXED property试试。

xiyuziju

rock_li29 发表于 2014-12-23 17:19
8 J. J4 E( T) g- B你勾上lgnore FIXED property试试。

& [8 \( {+ `; p# @也是出现同样的错误
5 K$ K& o" k# Y* ^2 d$ f( ?/ ]

wwddss_1976

你删除元件后不要对原理图进行重新编号，要编号的话也是对PCB重新编号，再回注到原理图，这样才能达到你想要的效果

rock_li29

那可能是网表有问题，方便的话，把你的原理图和PCB传上来，帮你看一下。

xiyuziju

wwddss_1976 发表于 2014-12-23 21:42
你删除元件后不要对原理图进行重新编号，要编号的话也是对PCB重新编号，再回注到原理图，这样才能达到你想 ...

3 H/ D) i' R) `2 V* c) K! C, W哦，我试一下

xiyuziju

rock_li29 发表于 2014-12-24 08:48
6 E1 a8 N7 L3 I! {  ~  E, G- T那可能是网表有问题，方便的话，把你的原理图和PCB传上来，帮你看一下。

谢谢啊！麻烦你了

rock_li29

兄弟，导入网表没有任何问题。操作：是重新产生网表，再打开BRD重新导网表，没有提示错误。

xiyuziju

3 L0 ~+ e  O, g9 A0 U

rock_li29 发表于 2014-12-24 09:43
兄弟，导入网表没有任何问题。操作：是重新产生网表，再打开BRD重新导网表，没有提示错误。

# E7 H4 X9 z' s4 l6 `7 x$ I* ~. w没有错误吗，你创建netlist和导入网表时设置的可以给我传下图片吗。我的版本是16.6，allegro用的是XL,capture CIS