DDR3的地址线的上拉电阻需要做等长设置吗？

lzwandny

看到别人的约束里好像没有设置，不知道要不要设置？

cousins

不需要  你要等长也没错

lzwandny

cousins 发表于 2014-11-22 09:33
! u( C' U% G. S* A( I! L不需要  你要等长也没错

, v( v9 E# @4 t5 |8 g那这个上拉电阻走线的长短有要求吗？感觉太长了不好啊

cousins

不是有种功能叫做write leveling吗，多和软件沟通沟通。
9 E) x, ]( g- f6 g' L$ Z% l若为daisy chain，则最远的ddr和clk做下长度控制，不要超出clk长度300mil以上。
若为T chain，全部都可以做不超过clk长度300mil以上的控制。
至于等长，2T没你想得那么严格，1T你就以卡在100mil以下。

Coziness_yang

cousins 发表于 2014-11-22 12:45
不是有种功能叫做write leveling吗，多和软件沟通沟通。
  w- [( _; O  k若为daisy chain，则最远的ddr和clk做下长度控制 ...

9 E) ~% y7 \: X在这里不能用一个绝对的数值来表述，要看Leveling的能力，即算法问题，还有就是要看你设计的DDR3的信号速率，一般都是看leveling的调几分之几的CLK。所以这个才是决定你可以设计的skew是多大。

cousins

Coziness_yang 发表于 2014-11-22 21:11
8 g" L; V$ V# v- V7 x( D& G9 X在这里不能用一个绝对的数值来表述，要看Leveling的能力，即算法问题，还有就是要看你设计的DDR3的信号速 ...

那不如仿仿看，我所说的规则能不能满足你的大部分controller和ddr3的skew要求。
" V# n- h) e! \6 _1 y
/ m. w7 ~  t0 O+ m: i4 s

Coziness_yang

cousins 发表于 2014-11-24 10:51
9 ~: L$ U: {7 c) E3 _那不如仿仿看，我所说的规则能不能满足你的大部分controller和ddr3的skew要求。

300mil的skew就相当于51ps，而对于DDR3的1600Mbps的信号线来说，CLK的周期是1.25ns，所以对于300mil的来说还是没有问题。但其实在实际的DDR3绕线时，我们的设计基本是等长，基本放在100mil以内。
' J/ E4 q. l/ P

菩提老树

尽量短点，在300mil以内会好点，VTT以拉线的形式做，不用铺平面

sbitxihc0616

放在最后一边DDR那里，最好做等长

shark4685

短短短

ljt120

末端匹配电阻，就是一个端接。和时序没有多少关系。不用作等长，但是有长度要求。走线越长，端接效果越差，一般要求500mil即可。