IBIS模型时序仿真，为什么会奇葩到-700V。完全不收敛了。

eeicciee · 发表于 2014-10-17 08:14

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如图所示，还请指教一下

cousins · 发表于 2014-10-17 10:50

有意思,话说allegro SI以前的bus analysis无法ignore掉IBIS的intial delay from rising的问题
不知道systemSI是不是也有这样的问题.
用同样的模型在hyperlynx上跑下看，记得ignore initial 4bit.

eeicciee · 发表于 2014-10-17 10:54

eeicciee · 发表于 2014-10-17 10:55

cousins 发表于 2014-10-17 10:50 l. J4 S4 M9 G( z8 e
有意思,话说allegro SI以前的bus analysis无法ignore掉IBIS的intial delay from rising的问题
0 Z* l3 T, x. q3 m不知道syste ...

systemSI,这个建议不错，过几天试试。正在用Ansoft试

eeicciee · 发表于 2014-10-20 09:52

cousins 发表于 2014-10-17 10:50
7 c% f& N9 n, E有意思,话说allegro SI以前的bus analysis无法ignore掉IBIS的intial delay from rising的问题" V2 k8 P: m# U" M( u% u# u
不知道syste ...

版主早，用Designer可以作长时间的时序仿真，也可以出眼图，但是眼图交叉的地方不太对，不在电平中间。请问怎么回事呢？怎么调整？谢谢

cousins · 发表于 2014-10-20 10:57

eeicciee 发表于 2014-10-20 09:52
; O2 O w. X3 v4 l版主早，用Designer可以作长时间的时序仿真，也可以出眼图，但是眼图交叉的地方不太对，不在电平中间。请 ...

三个办法：1.减少step time

2.改ramp_rwf/fwf
3.改initial delay from rising/falling waveform rm_dly_rwf rm_dly_fwf

eeicciee · 发表于 2014-10-20 11:15

cousins 发表于 2014-10-20 10:57
5 ^6 _" s/ J1 N/ S" q$ [7 _三个办法：1.减少step time
) k- s# `7 P7 r" Y% V0 ~1 i; ~/ M+ f- u2 |/ p- P" j
2.改ramp_rwf/fwf

后面两点是要改IBIS模型啊，这样合适么？

cousins · 发表于 2014-10-20 12:41

remove掉ibis中过长的初始延时是可以的。

Head4psi · 发表于 2014-10-20 12:47

Check the high level of your pulse ( or PRBS) source, it should be 1.0V for IBIS model input not 3.5V.

eeicciee · 发表于 2014-10-20 13:31

Head4psi 发表于 2014-10-20 12:47/ H( _! P9 j) ]! q. P
Check the high level of your pulse ( or PRBS) source, it should be 1.0V for IBIS model input not 3.5 ...

I've tried that way,but no use...

coppi27 · 发表于 2014-10-28 15:40

這個問題是S參數無法收斂, 可用Broadband SPICE把S參數轉換成RLC模型(xxx_BBSckt.txt),再跑暫態分析(應用範圍=PRBS & pulse pattern),也可參考"網際星空"的說明.

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