Quartus II 编译出现以下错误，请高手指点！！！

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Clock_Generator.rar (397.36 KB, 下载次数: 12)

2013-12-20 08:18 上传

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MR.59

手机看不图，顶一下

LHDDSHL

不可以在两个进程内，对同一信号进行赋值

646571959

LHDDSHL 发表于 2013-12-20 08:35
% C. R  y" o$ S% u) ]- f不可以在两个进程内，对同一信号进行赋值

高手能否帮我把工程改下，我刚入门，实在改不通

646571959

解决了

SavaMcSava

You have module Clock_Generator.v
with port                      input [31:0] key_value
and you set a instance of
3 X/ ~0 X) o$ W0 ckey_scan_jitter key_scan_jitter_inst
        (
                .clk(clk),
                .rst_n(rst_n),
7 A$ ?4 q8 Z9 N; T                .key_data(key_data),
7 X. v4 V+ ^% m! g1 f                .key_flag(key_flag),
4 ?! s6 k7 q# h                .key_value(key_value)
        );
* ?  n% J2 T( J4 ^! k+ i3 \In module key_scan_jitter.v
you have                          output[31:0] key_value

So module have to source of key_value:
) e* l. |% P1 o. |* T1. From input port (may be 32 pins of chip)
$ S; W  P, h) H6 Q8 }/ o/ O2. From internal instance  key_scan_jitter
8 ]! H, B7 o0 V! l9 v# n& Z
Altera can-t to do short circuit in your module.
% n+ |' s' F1 L. W

lvsy

顶层文件里，key_value的定义错了，不应该是input，是wire型，因为它是key_scan_jitter的输出。