10G差分线的布线长度

七彩雨

从FPGA到光模块的10G差分线，长度控制在多少比较合适呢？或者是说信号传播时延最多不能超过多少？板材选用的是高TG板材TU-872 SLK，介电常数为3.5，经计算在这种板材的中的信号速度为158ps/inch。

EagleJi

长度不是固定的。首先你要明确这个信号的插损是多少。然后根据目前的材料仿真看一下，多少线长能保证这个指标。如果机构设计不能保证这个线长，那你们得换材料。因为线长这个因素是由机构的定位决定了你的实际长度是多少的。

dzkcool

高速信号的PCB设计主要考虑链路的阻抗、损耗，长度尽量短，从经验上来看，TU-872 SLK可以满足板级10G速率的信号设计

wangmengsu915

参考IEEE 802.3协议规范中对插损的要求；根据单板的布局，大概能知道FPGA到光模块的最大走线长度；插损约束要求有了，就能确定什么板材合适；

七彩雨

wangmengsu915 发表于 2023-11-2 09:43
, @' Y& Y- f5 C参考IEEE 802.3协议规范中对插损的要求；根据单板的布局，大概能知道FPGA到光模块的最大走线长度；插损约束 ...

2 P. K: ?+ Q' c  J# d  S知道插损值，如何估算走线长度和板材呢？如果不做仿真的话

wangmengsu915

七彩雨 发表于 2024-1-3 17:22
知道插损值，如何估算走线长度和板材呢？如果不做仿真的话

$ b0 c  w" d- T- ~那至少得知道：每种板材对应的走线单位插损值(db/inch) ，比如：FR4大概 1dB/inch@5.15625GHz  

七彩雨

wangmengsu915 发表于 2024-1-4 14:50
( k  `4 N1 y, s那至少得知道：每种板材对应的走线单位插损值(db/inch) ，比如：FR4大概 1dB/inch@5.15625GHz

/ w6 Y8 h% A, Q1 f  q9 d5 m7 J板材损耗因子为0.008（10GHZ情况下），可以算出来插损是多少dB/inch吗？

七彩雨

, A. [; }* ?. X/ b) \7 D5 Z+ R" e' r

七彩雨 发表于 2024-1-4 15:18
板材损耗因子为0.008（10GHZ情况下），可以算出来插损是多少dB/inch吗？

6 Z; a; Q& y5 U( }, Z) C查了资料，说是损耗主要由导线损耗和介质损耗引起，分别有个计算公式

4 c* K$ |: H2 b' j3 r* P9 ^  T

七彩雨

wangmengsu915 发表于 2024-1-4 14:50
+ K0 O2 O4 J9 J! b9 ^1 a0 N那至少得知道：每种板材对应的走线单位插损值(db/inch) ，比如：FR4大概 1dB/inch@5.15625GHz

走线长度为6.845inch，阻抗为100，线宽4.1mil，所用板材（TU872）介电系数为3.5，损耗因子为0.008,信号频率10G
根据相关公式估算了一下：
: I6 h: o, s4 {- e导线引起的总衰减为：6.845*36/（4.1*100）*3.162=1.899dB
5 [5 x+ I( P$ k/ G) O" d( z介质引起的总衰减为：6.845*2.3*10*0.008*1.87=2.356dB
共4.255dB
要求信号线插损为：-8dB
) x# R  J: X# j. r% r! D& }故走线长度和所用板材满足要求。
不知我这样分析对不对？请指教
, R1 v/ U  M; E7 P6 l% p4 z

wangmengsu915

七彩雨 发表于 2024-1-5 09:34
走线长度为6.845inch，阻抗为100，线宽4.1mil，所用板材（TU872）介电系数为3.5，损耗因子为0.008,信号频 ...

& D0 a7 q- s) v2 }- X- o能仿为啥要计算呢

七彩雨

wangmengsu915 发表于 2024-1-6 10:10
) E. k1 E9 x/ [% G2 n8 M能仿为啥要计算呢

不会仿啊
0 W3 h% p* d% n6 k

cailiu

长度不是固定的。首先你要明确这个信号的插损是多少。然后根据目前的材料仿真看一下，多少线长能保证这个指标。如果机构设计不能保证这个线长，那你们得换材料。因为线长这个因素是由机构的定位决定了你的实际长度是多少的。