TA的每日心情 | 擦汗
2020-1-14 15:59 |
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问一个CYCLONE III时钟输出驱动DA芯片的问题$ B5 {2 B1 [' `2 w
5 [$ G( P) [+ R; C% b+ u3 ^' e$ a4 ?
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2 l4 V0 j5 {. |# q2 E$ F想用CYCLONE III产生一个100Mhz的时钟信号给一款12BIT的DA芯片
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( X1 U% O: c7 h使用CYCLONE III内部的PLL CLK时钟专用管脚输出是否可以输出比较稳定频率的时钟？" U, V' ]- B: j
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: @% H0 U% Z! D5 n9 ?- Z! C7 ]由于驱动DA芯片的接口包括时钟管脚、12位数据管脚于几个控制管脚
' k; E: v) G3 j3 i) c# A( F- ^( E( k0 l7 B
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( n! J, L x# |5 g& R) K/ x( o这个方面之前没接触过，那位有经验的朋友可以说说大致如何做比较好？
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5 ]! p/ |6 ]" T3 y在使用PLL CLK专用时钟输出管脚是不是使用P级，有哪些注意事项么？
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发表于 2011-11-9 09:51
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