TA的每日心情 | 慵懒
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本帖最后由 fordies1 于 2020-8-26 09:57 编辑
# R. t4 t( c V, `0 c# c6 g' q9 x. J
PoP(Package on Package)堆叠装配技术的出现更加模糊了一级封装与二级装配之间的界线，在大大提高逻辑运算功能和存储空间的同时，也为终端用户提供了自由选择器件组合的可能，生产成本也得以更有效的控制。对于3G手机PoP无疑是一个值得考虑的优选方案。勿庸置否，随着小型化高密度封装的出现，对高速与高精度装配的要求变得更加关键。相关的组装设备和工艺也更具先进性与高灵活性。元器件堆叠装配（Package on Package）技术必须经受这一新的挑战。, M* _/ P1 a1 t* W, L
封装结构' Z4 ^9 o2 L8 B1 _$ w" L* q: }
元器件内芯片的堆叠大部分是采用金线键合的方式( Wire Bonding), 堆叠层数可以从2 层到8 层。STMICRO 声称迄今厚度达40 微米的芯片可以从两个堆叠到八个(SRAM, flash, DRAM)，40 微米的芯片堆叠8 个总厚度为1.6mm，堆叠两个厚度为0.8mm。
* O0 S M4 G/ b4 X' O+ V( E3 Q器件内置器件(PiP, Package in Package), 封装内芯片通过金线键合堆叠到基板上,同样的堆叠通过金线再将两个堆叠之间的基板键合,然后整个封装成一个元件便是PiP(器件内置器件)。PiP 封装的外形高度较低，可以采用标准的SMT 电路板装配工艺，单个器件的装配成本较低。 但由于在封装之前单个芯片不可以单独测试，所以总成本会高(封装良率问题)，而且事先需要确定存储器结构，器件只能由设计服务公司决定，没有终端使用者选择的自由。 Q6 W0 d: B; R; ]: [
元件堆叠装配(PoP, Package on Package), 在底部元器件上面再放置元器件，逻辑+存储通常为2到4 层，存储型PoP 可达8 层。 外形高度会稍微高些，但是装配前各个器件可以单独测试，保障了更高的良品率，总的堆叠装配成本可降至最低。 器件的组合可以由终端使用者自由选择， 对于3G 移动电话，数码相机等这是优选装配方案。0 x5 h2 s5 m3 Y9 j
各种堆叠封装工艺成本比较
- w3 R `% B/ N! r v电路板装配层次的 PoP4 w, v2 s/ ~# W6 R
Amkor PoP 典型结构% j- k9 V& w3 z3 R
底部PSvfBGA(Package Stackable very thin fine pitch BGA)1 l5 A: \# ]6 |5 J* @3 S# o# s
顶部Stacked CSP(FBGA, fine pitch BGA) ^3 h( U+ a( T6 l
底部PSvfBGA 结构
3 ?8 r* e; N' p& b9 |) ~外形尺寸10-15mm
* K/ X7 q/ o/ x( a4 M; B 中间焊盘间距0.65mm，底部
) ~0 h' f3 Z7 E2 \+ o' Q# x2 U( O 焊球间距0.5mm(0.4mm)
~ s: X* ? B1 j! p' a# D基板FR-55 D9 A! [* M6 i4 T$ @" b8 I
焊球材料 63Sn37Pb/Pb-free" L$ O% c) u1 n' t ^: M
顶部SCSP 结构) @- t; Q$ j: J6 ]( l2 o
外形尺寸4-21mm0 A6 M( j/ d0 K- X: I; Z2 h; p' [* Q
底部球间距0.4-0.8mm& G) i' P3 T* x
基板Polyimide3 u5 s9 [0 K6 s0 a: Q
焊球材料 63Sn37Pb/Pb-free
% Z- d" T7 p- z; n( c, y 球径0.25-0.46mm j# e0 c6 u1 S. O% a9 n1 E7 w0 Y
底部元件和顶部元件组装后的空间关系
! y- \- I/ z" v1 VPoP 装配的重点是需要控制元器件之间的空间关系，如果它们之间没有适当的间隙的话，那么会有应力的存在，而这对于可靠性和装配良率来讲是致命的影响。概括起来其空间关系有以下这些需要我们关注：. r" j0 t/ |+ Q- A% E% V
底部器件的模塑高度(0.27-0.35mm)
; G# m: ~7 A5 y; G. {$ a' q 顶部器件回流前焊球的高度与间距e1
% J+ K8 G9 t! r/ B8 D* L7 n- f回流前，顶部器件底面和底部元件顶面的间隙f1
' S3 N. K1 c# N$ g7 Y( x' g* ?! I顶部器件回流后焊球的高度与间距e2 k8 U- ~( R' ~ e& _. A4 o
回流后，顶部器件底面和底部元件顶面的间隙f28 b* ~) p* X8 n0 w5 I) o
而影响其空间关系的因素除了基板和元器件设计方面，还有基板制造工艺，元件封装工艺以及SMT 装配工艺，以下都 需要加以关注的方面:
3 y d1 F. G% l* P焊盘的设计$ }. l8 w* W) I4 k
阻焊膜窗口; l3 v7 f' ^ A. t. y
焊球尺寸
& \: n- D7 n' B" w 焊球高度差异
2 ~+ N1 }4 E. ?/ `* F 蘸取的助焊剂或锡膏的量
# n6 R! {! O Y ^. v+ Z+ k 贴装的精度3 O4 ?1 @9 D+ N% p5 z
回流环境和温度6 H/ u* I8 ^, O1 \8 \ T; c/ S, T
元器件和基板的翘曲变形( L |$ b) c& Y3 l2 V* a
底部器件模塑厚度: M) G( W4 \7 r' V# E
M5 ]+ X3 F9 l
SMT工艺流程9 h! x: S" Z6 r
典型的SMT 工艺流程:
: {; `! }* ?, K( \1. 非PoP 面元件组装(印刷、贴片、回流和检查)
6 U6 o; g! e# e" j3 z9 k; L: B( W3 X2. PoP 面锡膏印刷" p) {9 R: r6 y b
3. 底部元件和其它器件贴装. M0 G k4 g; U: i- U6 I
4. 顶部元件蘸取助焊剂或锡膏) [+ [' D/ k, c1 W( v
5. 顶部元件贴装
- Z" }+ k. y- C3 G9 u [6. 回流焊接及检测5 R, T m7 p, V9 ]
顶层CSP 元件这时需要特殊工艺来装配了，由于锡膏印刷已经不可能，除非使用特殊印刷钢网(多余设备和成本,工艺复杂), 将顶层元件浸蘸助焊剂或锡膏后以低压力放置在底部CSP 上。# x7 b& _( j3 x: W; Z( W- |
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发表于 2020-8-26 09:55
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